参数资料
型号: AD5542ABRUZ
厂商: Analog Devices Inc
文件页数: 21/24页
文件大小: 0K
描述: IC DAC 16BIT SRL 16TSSOP
设计资源: High Precision Digital-to-Analog Conversion Using the 16-Bit AD5542/1, ADR421, and AD8628 (CN0079)
How to Achieve High Precision Voltage Level Setting Using AD5541A/42A (CN0169)
标准包装: 1
系列: nanoDAC™
设置时间: 1µs
位数: 16
数据接口: DSP,MICROWIRE?,QSPI?,串行,SPI?
转换器数目: 1
电压电源: 单电源
功率耗散(最大): 825µW
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 16-TSSOP(0.173",4.40mm 宽)
供应商设备封装: 16-TSSOP
包装: 管件
输出数目和类型: *
采样率(每秒): *
AD5512A/AD5542A
Rev. A | Page 6 of 24
TIMING CHARACTERISTICS
VDD = 5 V, 2.5 V ≤ VREF ≤ VDD, VINH = 90% of VLOGIC, VINL = 10% of VLOGIC, AGND = DGND = 0 V, unless otherwise noted.
Table 5.
Parameter1, 2
Limit 1.8 ≤ VLOGIC 2.7 V3
Limit 2.7 V ≤ VLOGIC 5.5 V4
Unit
Description
fSCLK
14
50
MHz max
SCLK cycle frequency
t1
70
20
ns min
SCLK cycle time
t2
35
10
ns min
SCLK high time
t3
35
10
ns min
SCLK low time
t4
5
ns min
CS low to SCLK high setup
t5
5
ns min
CS high to SCLK high setup
t6
5
ns min
SCLK high to CS low hold time
t7
10
5
ns min
SCLK high to CS high hold time
t8
35
10
ns min
Data setup time
t9
5
4
ns min
Data hold time (VINH = 90% of VDD, VINL = 10% of VDD)
t9
5
ns min
Data hold time (VINH = 3 V, VINL = 0 V)
t10
20
ns min
LDAC pulsewidth
t11
10
ns min
CS high to LDAC low setup
t12
15
ns min
CS high time between active periods
t13
15
ns
CLR pulsewidth
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tR = tF = 1 ns/V and timed from a voltage level of (VINL + VINH)/2.
3 40°C < TA < +105°C.
4 40°C < TA < +125°C.
SCLK
CS
DIN
DB151
DB112
LDAC
t6
t4
t12
t8
t9
t2
t3
t1
t7
t5
t11
t10
CLR
t13
09
19
9-
0
03
NOTES
1. FOR AD5542A = DB15.
2. FOR AD5512A = DB11.
Figure 3. Timing Diagram
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