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参数资料
| 型号： | AD7476AYKSZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 2/29页 |
| 文件大小： | 0K |
| 描述： | IC ADC 12BIT 1MSPS SC70-6 |
| 设计资源： | Output Channel Monitoring Using AD5380 (CN0008) AD5382 Channel Monitor Function (CN0012) AD5381 Channel Monitor Function (CN0013) AD5383 Channel Monitor Function (CN0015) AD5390/91/92 Channel Monitor Function (CN0030) Power off protected data acquisition signal chain using ADG4612 , AD711, and AD7476 (CN0165) |
| 标准包装： | 3,000 |
| 位数： | 12 |
| 采样率（每秒）： | 1M |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 17.5mW |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 6-TSSOP，SC-88，SOT-363 |
| 供应商设备封装： | SC-70-6 |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 1 个单端，单极 |
| 配用： | EVAL-AD7476ACBZ-ND - BOARD EVALUATION FOR AD7476A |
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AD7476A/AD7477A/AD7478A
Rev. F | Page 9 of 28
Timing Diagrams
TO OUTPUT
PIN
CL
50pF
200
A
IOH
200
A
IOL
1.6V
02930-002
Figure 2. Load Circuit for Digital Output Timing Specifications
Timing Example 1
Having fSCLK = 20 MHz and a throughput of 1 MSPS, a cycle
time of
t2 + 12.5 (1/fSCLK) + tACQ = 1 s
where:
t2 = 10 ns min, leaving tACQ to be 365 ns. This 365 ns satisfies the
requirement of 250 ns for tACQ.
2.5 (1/fSCLK) + t8 + tQUIET
where:
t8 = 36 ns maximum. This allows a value of 204 ns for tQUIET,
satisfying the minimum requirement of 50 ns.
Timing Example 2
Having fSCLK = 5 MHz and a throughput is 315 kSPS yields a
cycle time of
t2 + 12.5 (1/fSCLK) + tACQ = 3.174 s
where:
t2 = 10 ns min, this leaves tACQ to be 664 ns. This 664 ns satisfies
the requirement of 250 ns for tACQ.
2.5 (1/fSCLK) + t8 + tQUIET, t8 = 36 ns maximum
This allows a value of 128 ns for tQUIET, satisfying the minimum
requirement of 50 ns.
In this example and with other, slower clock values, the signal
may already be acquired before the conversion is complete, but
it is still necessary to leave 50 ns minimum tQUIET between
conversions. In Example 2, acquire the signal fully at
approximately Point C in Figure 4.
CS
SCLK
SDATA
t2
t6
t3
t4
t7
t5
t8
tCONVERT
tQUIET
ZERO
DB11
DB10
DB2
DB1
DB0
B
THREE-STATE
THREE-
STATE
Z
4 LEADING ZEROS
1
3
13
14
15
16
t1
4
5
2
02930-003
Figure 3. AD7476A Serial Interface Timing Diagram
CS
SCLK
t2
tCONVERT
B
1
2
5
13
14
15
16
C
t8
tQUIET
tACQ
12.5(1/fSCLK)
1/THROUGHPUT
3
4
02930-004
Figure 4. Serial Interface Timing Example
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参数描述 |
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