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参数资料
型号： AD7612BCPZ
厂商： Analog Devices Inc
文件页数： 29/32页
文件大小： 0K
描述： IC ADC 16BIT 750KSPS SAR 48LFCSP
标准包装： 1
系列： PulSAR®
位数： 16
采样率（每秒）： 750k
数据接口： 串行，并联
转换器数目： 1
功率耗散（最大）： 230mW
电压电源： 模拟和数字
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 48-VFQFN 裸露焊盘，CSP
供应商设备封装： 48-LFCSP-VQ（7x7）
包装： 托盘
输入数目和类型： 1 个差分，双极
配用： EVAL-AD7612CBZ-ND - BOARD EVALUATION FOR AD7612
AD7612
Data Sheet
Rev. A | Page 6 of 32
Parameter
Symbol
Min
Typ
Max
Unit
SLAVE SERIAL/SERIAL CONFIGURATION INTERFACE MODES2 (See Figure 42,
Figure 43, and Figure 45)
External SDCLK, SCCLK Setup Time
t31
5
ns
External SDCLK Active Edge to SDOUT Delay
t32
2
18
ns
SDIN/SCIN Setup Time
t33
5
ns
SDIN/SCIN Hold Time
t34
5
ns
External SDCLK/SCCLK Period
t35
25
ns
External SDCLK/SCCLK High
t36
10
ns
External SDCLK/SCCLK Low
t37
10
ns
1 In warp mode only, the time between conversions is 1 ms; otherwise, there is no required maximum time.
2 In serial interface modes, the SDSYNC, SDSCLK, and SDOUT timings are defined with a maximum load CL of 10 pF; otherwise, the load is 60 pF maximum.
3 In serial master read during convert mode. See Table 4 for serial master read after convert mode.
Table 4. Serial Clock Timings in Master Read After Convert Mode
DIVSCLK[1]
0
1
DIVSCLK[0]
Symbol
0
1
0
1
Unit
SYNC to SDCLK First Edge Delay Minimum
t18
3
20
ns
Internal SDCLK Period Minimum
t19
30
60
120
240
ns
Internal SDCLK Period Maximum
t19
45
90
180
360
ns
Internal SDCLK High Minimum
t20
15
30
60
120
ns
Internal SDCLK Low Minimum
t21
10
25
55
115
ns
SDOUT Valid Setup Time Minimum
t22
4
20
ns
SDOUT Valid Hold Time Minimum
t23
5
8
35
90
ns
SDCLK Last Edge to SYNC Delay Minimum
t24
5
7
35
90
ns
BUSY High Width Maximum
t28
Warp Mode
1.65
2.35
3.75
6.53
μs
Normal Mode
1.9
2.6
4.00
6.78
μs
Impulse Mode
2.15
2.85
4.25
7.03
μs
NOTES
1. IN SERIAL INTERFACE MODES, THE SYNC, SCLK, AND
SDOUT ARE DEFINED WITH A MAXIMUM LOAD
CL OF 10pF; OTHERWISE, THE LOAD IS 60pF MAXIMUM.
1.6mA
IOL
500A
IOH
1.4V
TO OUTPUT
PIN
CL
60pF
0
62
65
-0
02
Figure 2. Load Circuit for Digital Interface Timing,
SDOUT, SYNC, and SCLK Outputs, CL = 10 pF
0.8V
2V
0.8V
2V
tDELAY
06
26
5-
00
3
Figure 3. Voltage Reference Levels for Timing
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参数描述
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