参数资料
型号: AD7765BRUZ-REEL7
厂商: Analog Devices Inc
文件页数: 31/33页
文件大小: 0K
描述: IC ADC 24BIT S/D 156KSPS 28TSSOP
标准包装: 1,000
位数: 24
采样率(每秒): 156k
数据接口: 串行,SPI?
转换器数目: 1
功率耗散(最大): 371mW
电压电源: 模拟和数字
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 28-TSSOP(0.173",4.40mm 宽)
供应商设备封装: 28-TSSOP
包装: 带卷 (TR)
输入数目和类型: 1 个差分,单极;1 个差分,双极
AD7765
Rev. A | Page 6 of 32
TIMING SPECIFICATIONS
AVDD1 = DVDD = 2.5 V, AVDD2 = AVDD3 = AVDD4 = 5 V, VREF+ = 4.096 V, TA = 25°C, CLOAD = 25 pF.
Table 3.
Parameter
Limit at TMIN, TMAX
Unit
Description
fMCLK
500
kHz min
Applied master clock frequency
40
MHz max
fICLK
250
kHz min
Internal modulator clock derived from MCLK
20
MHz max
t1
1 × tICLK
typ
SCO high period
t2
1 × tICLK
typ
SCO low period
t3
1
ns typ
SCO rising edge to FSO falling edge
t4
2
ns typ
Data access time, FSO falling edge to data active
t5
8
ns max
MSB data access time, SDO active to SDO valid
t6
40
ns min
Data hold time (SDO valid to SCO rising edge)
t7
9.5
ns max
Data access time (SCO rising edge to SDO valid)
t8
2
ns typ
SCO rising edge to FSO rising edge
t9
32 × tSCO
max
FSO low period
t10
12
ns min
Setup time from FSI falling edge to SCO falling edge
t11
1 × tSCO
min
FSI low period
32 × tSCO
max
FSI low period
t13
12
ns min
SDI setup time for the first data bit
t14
12
ns min
SDI setup time
t15
0
ns max
SDI hold time
tR MIN
1 × tMCLK
min
Minimum time for a valid RESET pulse
tR HOLD
5
ns min
Minimum time between the MCLK rising edge and RESET rising edge
tR SETUP
5
ns min
Minimum time between the RESET rising edge and MCLK rising edge
tS MIN
4 × tMCLK
min
Minimum time for a valid SYNC pulse
tS HOLD
5
ns min
Minimum time between the MCLK falling edge and SYNC rising edge
tS SETUP
5
ns min
Minimum time between the SYNC rising edge and MCLK falling edge
1
This is the maximum time FSI can be held low when writing to an individual device (a device that is not daisy-chained).
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