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参数资料
| 型号： | AD8152JBP |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 运动控制电子 |
| 英文描述： | 34 x 34, 3.2 Gbps Asynchronous Digital Crosspoint Switch |
| 中文描述： | 34-CHANNEL, CROSS POINT SWITCH, PBGA256 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, MO-192BAL-2, SBGA-256 |
| 文件页数： | 15/32页 |
| 文件大小： | 1351K |
| 代理商： | AD8152JBP |
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REV. A
AD8152
–15–
CS
UPDATE
INPUT {DATA 1}
WE
ENABLING
OUT[0:33][N:P]
OUTPUTS
DISABLING
OUT[0:33][N:P]
OUTPUTS
INPUT {DATA 1}
INPUT {DATA 0}
t
CSU
t
UOT
t
UOE
t
UW
t
WOT
t
WOD
t
WHU
t
CHU
INPUT {DATA 2}
Figure 4a. Transparent Write and Update Cycle
Table VII. Transparent Update Cycle
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
t
CSU
t
CHU
t
UOE
t
WOE
*
t
UOT
t
WOT
t
UOD
*
t
WOD
t
WHU
t
UW
Setup Time
Hold Time
Output Enable Times
Chip Select to Update
Chip Select from Update
Update to Output Enable
Write Enable to Output Enable
Update to Output Reprogram
Write Enable to Output Reprogram
Update to Output Disabled
Write Enable to Output Disabled
T
A
= 25 C
VCC = 3.3 V
0
0
ns
ns
ns
ns
ns
ns
ns
ns
35
35
25
25
25
25
50
50
45
45
45
45
Output Toggle Times
Output Disable Times
Setup Time
Write Enable to Update
0
ns
Width of Update Pulse
10
ns
*
Not shown
CS
RE
INPUT
D[5:0]
A[5:0]
OUTPUTS
ADDR 1
ADDR 2
{DATA
DATA {ADDR 2}
t
AA
t
RDE
t
CSR
t
RHA
t
CHR
t
RDD
Figure 4b. Second Rank Readback Cycle
Table VIII. Second Rank Readback Cycle
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
t
CSR
t
CHR
t
RHA
t
RDE
t
AA
Setup Time
Hold Time
Chip Select to Read Enable
Chip Select from Read Enable
Address from Read Enable
T
A
= 25 C
VCC = 3.3 V
0
0
5
ns
ns
ns
Enable Time
Access Time
Data from Read Enable
Data from Address
15
15
ns
ns
30
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