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参数资料
| 型号： | AD8321AR |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 通用总线功能 |
| 英文描述： | Gain Programmable CATV Line Driver |
| 中文描述： | LINE DRIVER, PDSO20 |
| 封装： | MS-013AC, SOIC-20 |
| 文件页数： | 3/19页 |
| 文件大小： | 660K |
| 代理商： | AD8321AR |
AD8321
–3–
REV. 0
LOGIC INPUTS (TTL/CMOS Logic)
Parameter
Min
Typ
Max
Units
Logic “1” Voltage
Logic “0” Voltage
Logic “1” Current (V
INH
= 5 V) CLK, SDATA,
DATEN
Logic “0” Current (V
INL
= 0 V) CLK, SDATA,
DATEN
Logic “1” Current (V
INH
= 5 V)
PD
Logic “0” Current (V
INL
= 0 V)
PD
TIMING REQUIREMENTS
2.1
0
0
–600
50
–250
5.0
0.8
20
–100
190
–30
V
V
nA
nA
μ
A
μ
A
Parameter
Min
Typ
Max
Units
Clock Pulsewidth (T
WH
)
Clock Period (T
C
)
Setup Time SDATA vs. Clock (T
DS
)
Setup Time
DATEN
vs. Clock (T
ES
)
Hold Time SDATA vs. Clock (T
DH
)
Hold Time
DATEN
vs. Clock (T
EH
)
Input Rise and Fall Times, SDATA,
DATEN
, Clock (T
R
, T
F
)
16.0
32.0
5.0
15.0
5.0
3.0
ns
ns
ns
ns
ns
ns
ns
10
T
ES
VALIMSB. . . .LSB
GAIN TRANSFER (G1)
T
DS
T
EH
8 CLOCK CYCLES
GAIN TRANSFER (G2)
T
OFF
T
GS
ANALOG
OUTPUT
SIGNAL AMPLITUDE (p-p)
PD
PEDESTAL
CLK
SDATA
DATEN
T
ON
T
C
T
WH
VALID DATA WORD G2
Figure 2. Serial Interface Timing
VALID DATA BIT
MSB
MSB-1
MSB-2
T
DS
T
DH
SDATA
CLK
Figure 3. SDATA Timing
(
DATEN
, CLK, SDATA, V
CC
= +9 V; Full Temperature Range)
(Full Temperature Range, V
CC
= +9 V, T
R
= T
F
= 4 ns, f
CLK
= 8 MHz unless otherwise noted.)
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