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参数资料
| 型号： | AD8339ACPZ-RL |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 调制器/解调器 |
| 英文描述： | 0 MHz - 50 MHz RF/MICROWAVE I/Q DEMODULATOR |
| 封装： | 6 X 6 MM, ROHS COMPLIANT, MO-220-VJJD-2, LFCSP-40 |
| 文件页数： | 31/36页 |
| 文件大小： | 2970K |
| 代理商： | AD8339ACPZ-RL |
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AD8339
Rev. A | Page 4 of
36
Parameter
Test Conditions/Comments
Min
Typ
Max
Unit
LOGIC INTERFACES
Pin SDI, Pin CSB, Pin SCLK, Pin RSET
Logic Level High
1.5
V
Logic Level Low
0.9
V
Pin RSTS
Logic Level High
1.8
V
Logic Level Low
1.2
V
Bias Current
Logic high (pulled to 5 V)
0.5
μA
Logic low (pulled to GND)
0
μA
Input Resistance
4
MΩ
LO Divider RSET Setup Time
RSET rising or falling edge to 4LOP or 4LON (differential)
rising edge
5
ns
LO Divider RSET High Pulse Width
20
ns
LO Divider RSET Response Time
200
ns
Phase Response Time
Measured from CSB going high
5
μs
Enable Response Time
Measured from CSB going high (with 0.1 μF capacitor on
Pin LODC); no channel enabled
12
15
μs
At least one channel enabled
500
ns
Output
Pin SDO loaded with 5 pF and next SDI input
Logic Level High
1.7
1.9
V
Logic Level Low
0.2
0.5
V
SPI TIMING CHARACTERISTICS
Pin SDI, Pin SDO, Pin CSB, Pin SCLK, Pin RSTS
SCLK Frequency
fCLK
10
MHz
CSB Fall to SCLK Setup Time
t1
0
ns
SCLK High Pulse Width
t2
10
ns
SCLK Low Pulse Width
t3
10
ns
Data Access Time (SDO) After SCLK
Rising Edge
t4
100
ns
Data Setup Time Before SCLK Rising
Edge
t5
2
ns
Data Hold Time After SCLK Rising
Edge
t6
2
ns
SCLK Rise to CSB Rise Hold Time
t7
15
ns
CSB Rise to SCLK Rise Hold Time
t8
0
ns
POWER SUPPLY
Pin VPOS, Pin VNEG
Supply Voltage
±4.5
±5.0
±5.5
V
Current
VPOS, all phase bits = 0
35
mA
VNEG, all phase bits = 0
18
mA
Over Temperature,
40°C < TA < +85°C
VPOS, all phase bits = 0
33
36
mA
VNEG, all phase bits = 0
19
17
mA
Quiescent Power
Per channel, all phase bits = 0
66
mW
Per channel maximum (depends on phase bits)
88
mW
Disable Current
All channels disabled; SPI stays on
2.75
mA
PSRR
VPOS to Ix/Qx outputs, @ 10 kHz
85
dB
VNEG to Ix/Qx outputs, @ 10 kHz
85
dB
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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