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参数资料
| 型号： | AD9212ABCPZ-40 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/56页 |
| 文件大小： | 0K |
| 描述： | IC ADC 10BIT SRL 40MSPS 64LFCSP |
| 标准包装： | 1 |
| 位数： | 10 |
| 采样率（每秒）： | 40M |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 8 |
| 功率耗散（最大）： | 560mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 输入数目和类型： | 16 个单端，单极；8 个差分，单极 |
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AD9212
Data Sheet
Rev. E | Page 24 of 56
Clock Jitter Considerations
High speed, high resolution ADCs are sensitive to the quality of the
clock input. The degradation in SNR at a given input frequency
(fA) due only to aperture jitter (tJ) can be calculated by
SNR Degradation = 20 × log 10(1/2 × π × fA × tJ)
In this equation, the rms aperture jitter represents the root mean
square of all jitter sources, including the clock input, analog input
signal, and ADC aperture jitter specifications. IF undersampling
applications are particularly sensitive to jitter (see Figure 56).
The clock input should be treated as an analog signal in cases
where aperture jitter may affect the dynamic range of the AD9212.
Power supplies for clock drivers should be separated from the
ADC output driver supplies to avoid modulating the clock signal
with digital noise. Low jitter crystal-controlled oscillators make
the best clock sources. If the clock is generated from another
type of source (by gating, dividing, or other methods), it should
be retimed by the original clock at the last step.
Refer to the AN-501 Application Note and the AN-756
Application Note for more in-depth information about jitter
performance as it relates to ADCs.
1
10
100
1000
16 BITS
14 BITS
12 BITS
30
40
50
60
70
80
90
100
110
120
130
0.125ps
0.25ps
0.5ps
1.0ps
2.0ps
ANALOG INPUT FREQUENCY (MHz)
10 BITS
8 BITS
RMS CLOCK JITTER REQUIREMENT
S
N
R
(
d
B)
05
96
8-
015
Figure 56. Ideal SNR vs. Input Frequency and Jitter
Power Dissipation and Power-Down Mode
As shown in Figure 57 and Figure 58, the power dissipated by
the AD9212 is proportional to its sample rate. The digital power
dissipation does not vary much because it is determined primarily
by the DRVDD supply and bias current of the LVDS output drivers.
05
96
8-
089
0
0.05
0.10
0.15
0.20
0.25
0.30
10
15
20
25
30
35
40
ENCODE (MHz)
CURRE
NT
(
A)
0.40
0.42
0.44
0.46
0.48
0.50
0.52
0.54
0.56
0.58
0.60
PO
WER
(
W
)
TOTAL POWER
AVDD CURRENT
DRVDD CURRENT
Figure 57. Supply Current vs. fSAMPLE for fIN = 10.3 MHz, AD9212-40
05
96
8-
090
0
0.05
0.10
0.15
0.20
0.25
0.30
0.35
0.40
10
20
30
40
50
60
ENCODE (MHz)
CU
RRE
N
T
(
A)
0.50
0.55
0.60
0.65
0.70
0.75
0.80
0.85
0.90
PO
W
E
R
(W
)
TOTAL POWER
AVDD CURRENT
DRVDD CURRENT
Figure 58. Supply Current vs. fSAMPLE for fIN = 10.3 MHz, AD9212-65
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