参数资料
| 型号： | AD9514BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 14/28页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DIST 3OUT PLL 32LFCSP |
| 标准包装： | 1 |
| 类型： | 扇出缓冲器（分配），除法器 |
| PLL： | 无 |
| 输入： | 时钟 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:3 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.6GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 托盘 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 配用： | AD9514/PCBZ-ND - BOARD EVAL CLOCK 3CH AD9514 |
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AD9514
Rev. 0 | Page 21 of 28
Table 13. S5, S6—OUT2 Divide or OUT1 Phase
S2 ≠ 0
S2 = 0
S5
S6
OUT2
Divide (Duty Cycle1)
OUT1
Phase
0
1
0
1/3
0
2 (50%)
1
2/3
0
3 (33%)
2
1
0
4 (50%)
3
0
1/3
5 (40%)
4
1/3
6 (50%)
5
2/3
1/3
8 (50%)
6
1
1/3
9 (44%)
7
0
2/3
10 (50%)
8
1/3
2/3
12 (50%)
9
2/3
15 (47%)
10
1
2/3
16 (50%)
11
0
1
18 (50%)
12
1/3
1
24 (50%)
13
2/3
1
30 (50%)
14
1
32 (50%)
15
1 Duty cycle is the clock signal high time divided by the total period.
Table 14. S7, S8—OUT1 Divide or OUT2 Phase
S2 ≠ 1
S2 = 1 and S0 ≠ 0
S7
S8
OUT1
Divide (Duty Cycle1)
OUT2
Phase
0
1
0
1/3
0
2 (50%)
1
2/3
0
3 (33%)
2
1
0
4 (50%)
3
0
1/3
5 (40%)
4
1/3
6 (50%)
5
2/3
1/3
8 (50%)
6
1
1/3
9 (44%)
7
0
2/3
10 (50%)
8
1/3
2/3
12 (50%)
9
2/3
15 (47%)
10
1
2/3
16 (50%)
11
0
1
18 (50%)
12
1/3
1
24 (50%)
13
2/3
1
30 (50%)
14
1
32 (50%)
15
1 Duty cycle is the clock signal high time divided by the total period.
Table 15. S9, S10—OUT0 Divide or OUT2 Divide
S2 ≠ 2/3
S2 = 2/3
S9
S10
OUT0
Divide (Duty Cycle1)
OUT2
Divide (Duty Cycle1)
0
1
7 (43%)
1/3
0
2 (50%)
11 (45%)
2/3
0
3 (33%)
13 (46%)
1
0
4 (50%)
14 (50%)
0
1/3
5 (40%)
17 (47%)
1/3
6 (50%)
19 (47%)
2/3
1/3
8 (50%)
20 (50%)
1
1/3
9 (44%)
21 (48%)
0
2/3
10 (50%)
22 (50%)
1/3
2/3
12 (50%)
23 (48%)
2/3
15 (47%)
25 (48%)
1
2/3
16 (50%)
26 (50%)
0
1
18 (50%)
27 (48%)
1/3
1
24 (50%)
28 (50%)
2/3
1
30 (50%)
29 (48%)
1
32 (50%)
31 (48%)
1 Duty cycle is the clock signal high time divided by the total period.
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