参数资料
型号: ADF4112BCPZ
厂商: Analog Devices Inc
文件页数: 12/24页
文件大小: 0K
描述: IC PLL FREQ SYNTH 3GHZ 20-LFCSP
标准包装: 1
类型: 时钟/频率合成器,RF
PLL:
输入: CMOS,TTL
输出: 时钟
电路数: 1
比率 - 输入:输出: 2:1
差分 - 输入:输出: 是/无
频率 - 最大: 3GHz
除法器/乘法器: 是/无
电源电压: 2.7 V ~ 5.5 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 20-VFQFN 裸露焊盘,CSP
供应商设备封装: 20-LFCSP-VQ
包装: 托盘
产品目录页面: 551 (CN2011-ZH PDF)
配用: EVAL-ADF4112EBZ1-ND - BOARD EVAL FOR ADF4112
EVAL-ADF411XEBZ1-ND - BOARD EVAL FOR ADF411X NO CHIP
ADF4154
Data Sheet
Rev. C | Page 2 of 24
TABLE OF CONTENTS
REVISION HISTORY
8/12—Rev. B to Rev. C
Changes to Figure 4.......................................................................... 6
Updated Outline Dimensions (Changed CP-20-1 to CP-20-6) .... 22
Changes to Ordering Guide .......................................................... 22
9/11—Rev. A to Rev. B
Changes to Noise Characteristics Parameter................................ 3
Updated Outline Dimensions ....................................................... 22
Changes to Ordering Guide .......................................................... 22
12/06—Rev. 0 to Rev. A
Changes to Features.......................................................................... 1
Changes to Applications .................................................................. 1
Changes to Functional Block Diagram.......................................... 1
Changes to Specifications................................................................ 3
Changes to Absolute Maximum Ratings....................................... 5
Changes to Typical Performance Characteristics Conditions.... 7
Replaced Figure 5 through Figure 7............................................... 7
Changes to Figure 13.........................................................................8
Changes to R-Divider Register Map ............................................ 13
Changes to Control Register Map................................................ 14
Change to REFIN Doubler Section................................................ 18
Added Initialization Sequence Section........................................ 18
Change to 12-Bit Programmable Modulus Section................... 18
Changes to Fast-Lock Timer and Register Sequences Section........19
Changes to Fast Lock: Loop Filter Topology Section ................ 19
Deleted Spurious Signal Section................................................... 18
Added Spur Mechanisms Section ................................................ 19
Added Spur Consistency Section ................................................. 20
Change to Filter Design—ADIsimPLL Section.......................... 20
Change to Interfacing Section ...................................................... 20
Updated Outline Dimensions....................................................... 22
Changes to Ordering Guide.......................................................... 22
5/04—Revision 0: Initial Version
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PDF描述
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参数描述
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