参数资料
| 型号： | ADF4212LBRUZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/28页 |
| 文件大小： | 0K |
| 描述： | IC PLL FREQ SYNTHESIZER 20TSSOP |
| 标准包装： | 75 |
| 类型： | 时钟/频率合成器（RF/IF） |
| PLL： | 是 |
| 输入： | CMOS，TTL |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.4GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.7 V ~ 3.3 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 20-TSSOP |
| 包装： | 管件 |
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Data Sheet
ADF4212L
Rev. E | Page 5 of 28
TIMING CHARACTERISTICS
VDD1 = VDD2 = 2.6 V to 3.3 V; VP1, VP2 = VDD to 5.5 V; AGNDRF = DGNDRF = AGNDIF = DGNDIF = 0 V; TA = TMIN to TMAX, unless
otherwise noted; dBm referred to 50 .
Table 3.
Parameter1
Limit at TMIN to TMAX (B Version)
Unit
Test Conditions/Comments
t1
20
ns min
LE setup time
t2
10
ns min
Data to clock setup time
t3
10
ns min
Data to clock hold time
t4
25
ns min
Clock high duration
t5
25
ns min
Clock low duration
t6
10
ns min
Clock to LE setup time
t7
20
ns min
LE pulse width
1
Guaranteed by design but not production tested.
CLK
DATA
LE
DB23 (MSB)
DB22
DB2
DB1
(CONTROL BIT C2)
DB0 (LSB)
(CONTROL BIT C1)
t1
t2
t3
t7
t6
t4
t5
02774-
002
Figure 2. Timing Diagram
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PDF描述 |
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