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参数资料
| 型号： | ADG715BRUZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 12/16页 |
| 文件大小： | 0K |
| 描述： | IC SWITCH OCTAL SPST 24TSSOP |
| 产品培训模块： | iCMOS™ Switches and Multiplexers for Data Acquisition Switch Fundamentals |
| 标准包装： | 62 |
| 功能： | 开关 |
| 电路： | 8 x SPST - NO |
| 导通状态电阻： | 4.5 欧姆 |
| 电压电源： | 单/双电源 |
| 电压 - 电源，单路/双路(±)： | 2.7 V ~ 5.5 V，±2.5V |
| 电流 - 电源： | 10µA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 24-TSSOP |
| 包装： | 管件 |
| 产品目录页面： | 803 (CN2011-ZH PDF) |
ADG714/ADG715
–5–
REV.
ADG714 TIMING CHARACTERISTICS1, 2
Parameter
Limit at TMIN, TMAX
Unit
Conditions/Comments
fSCLK
30
MHz max
SCLK Cycle Frequency
t1
33
ns min
SCLK Cycle Time
t2
13
ns min
SCLK High Time
t3
13
ns min
SCLK Low Time
t4
0
ns min
SYNC to SCLK Rising Edge Setup Time
t5
5
ns min
Data Setup Time
t6
4.5
ns min
Data Hold Time
t7
0
ns min
SCLK Falling Edge to
SYNC Rising Edge
t8
33
ns min
Minimum
SYNC High Time
t9
3
20
ns max
SCLK Rising Edge to DOUT Valid
NOTES
1See Figure 1.
2All input signals are specied with tr = tf = 5 ns (10% to 90% of V
DD) and timed from a voltage level of (V IL + VIH)/2.
3C
L = 20 pF, RL = 1 k
Ω.
Specications subject to change without notice.
SCLK
SYNC
DIN
DOUT
t8
t4
t6
t5
t2
t3
t1
t7
t9
DB0
DB7
DB7*
DB6*
DB2*
DB1*
DB0*
*DATA FROM PREVIOUS WRITE CYCLE
Figure 1. 3-Wire Serial Interface Timing Diagram
(VDD = 2.7 V to 5.5 V. All specications –40 C to +85 C unless otherwise noted.)
C
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