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参数资料
| 型号： | ADN2804ACPZ-500RL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/24页 |
| 文件大小： | 0K |
| 描述： | IC CLK/DATA REC 622MBPS 32-LFCSP |
| 标准包装： | 500 |
| 类型： | 时钟和数据恢复（CDR），多路复用器 |
| PLL： | 是 |
| 主要目的： | SONET/SDH |
| 输入： | CML |
| 输出： | LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 622MHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 带卷 (TR) |
Data Sheet
ADN2804
Rev. C | Page 11 of 24
Table 6. Internal Register Map1
Reg
Name
R/W
Addr
D7
D6
D5
D4
D3
D2
D1
D0
FREQ0
R
0x0
MSB
LSB
FREQ1
R
0x1
MSB
LSB
FREQ2
R
0x2
0
MSB
LSB
MISC
R
0x4
x
LOS status
Static
LOL
status
Data rate
measurement
complete
x
CTRLA
W
0x8
FREF range
Data rate/DIV_FREF ratio
Measure data rate
Lock to reference
CTRLB
W
0x9
Config
LOL
Reset
MISC[4]
System
reset
0
Reset
MISC[2]
0
CTRLC
W
0x11
0
Config LOS
SQUELCH mode
0
1 All writeable registers default to 0x00.
Table 7. Miscellaneous Register, MISC
LOS Status
Static LOL
LOL Status
Data Rate Measurement Complete
D7
D6
D5
D4
D3
D2
D1
D0
x
0 = No loss of signal
0 = Waiting for next LOL
0 = Locked
0 = Measuring data rate
x
1 = Loss of signal
1 = Static LOL until reset
1 = Acquiring
1 = Measurement complete
Table 8. Control Register, CTRLA1
FREF Range
Data Rate/Div_FREF Ratio
Measure Data Rate
Lock to Reference
D7
D6
D5
D4
D3
D2
D1
D0
0
19.44 MHz
0
1
0
1
32
Set to 1 to measure data rate
0 = Lock to input data
0
1
38.88 MHz
0
1
0
1
32
1 = Lock to reference clock
1
0
77.76 MHz
0
1
0
1
32
1
155.52 MHz
0
1
0
1
32
1 Where DIV_F
REF
is the divided down reference referred to the 10 MHz to 20 MHz band (see the R
section).
Table 9. Control Register, CTRLB
Config LOL
Reset MISC[4]
System Reset
Reset MISC[2]
D7
D6
D5
D4
D3
D2
D1
D0
0 = LOL pin normal operation
1 = LOL pin is static LOL
Write a 1 followed
by 0 to reset MISC[4]
Write a 1 followed by
0 to reset ADN2804
Set to 0
Write a 1 followed
by 0 to reset MISC[2]
Set to 0
Table 10. Control Register, CTRLC
Config LOS
SQUELCH Mode
D7
D6
D5
D4
D3
D2
D1
D0
0 = Active high LOS
0 = Squelch data outputs and
clock outputs
0 (Default output swing)
Set to 0
1 = Active low LOS
1 = Squelch data outputs or
clock outputs
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PDF描述 |
|---|---|
| VE-JTZ-EY-F2 | CONVERTER MOD DC/DC 2V 20W |
| MS3126E22-55P | CONN PLUG 55POS STRAIGHT W/PINS |
| VE-JTZ-EY-F1 | CONVERTER MOD DC/DC 2V 20W |
| ADN2806ACPZ-500RL7 | IC CLK/DATA REC 622MBPS 32-LFCSP |
| CS3101A-32-22S | CONN RCPT 54POS IN LINE W/SCKT |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ADN2804ACPZ-RL7 | 功能描述:IC CLK/DATA REC 622MBPS 32-LFCSP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:28 系列:- 类型:时钟/频率发生器 PLL:是 主要目的:Intel CPU 服务器 输入:时钟 输出:LVCMOS 电路数:1 比率 - 输入:输出:3:22 差分 - 输入:输出:无/是 频率 - 最大:400MHz 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 85°C 安装类型:表面贴装 封装/外壳:64-TFSOP （0.240"，6.10mm 宽） 供应商设备封装:64-TSSOP 包装:管件 |
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| ADN2805ACPZ-500RL7 | 功能描述:IC CLK/DATA REC 1.25GBPS 32LFCSP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:28 系列:- 类型:时钟/频率发生器 PLL:是 主要目的:Intel CPU 服务器 输入:时钟 输出:LVCMOS 电路数:1 比率 - 输入:输出:3:22 差分 - 输入:输出:无/是 频率 - 最大:400MHz 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 85°C 安装类型:表面贴装 封装/外壳:64-TFSOP （0.240"，6.10mm 宽） 供应商设备封装:64-TSSOP 包装:管件 |
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