参数资料
型号: ADP1872ARMZ-1.0-R7
厂商: Analog Devices Inc
文件页数: 4/40页
文件大小: 0K
描述: IC REG CTRLR BUCK PWM CM 10-MSOP
标准包装: 1
PWM 型: 电流模式
输出数: 1
频率 - 最大: 1MHz
占空比: 45%
电源电压: 3 V ~ 20 V
降压:
升压:
回扫:
反相:
倍增器:
除法器:
Cuk:
隔离:
工作温度: -40°C ~ 125°C
封装/外壳: 10-TFSOP,10-MSOP(0.118",3.00mm 宽)
包装: 标准包装
产品目录页面: 792 (CN2011-ZH PDF)
其它名称: ADP1872ARMZ-1.0-R7DKR
ADP1872/ADP1873
Data Sheet
Parameter
Symbol
Conditions
Min
Typ
Max
Unit
OUTPUT DRIVER CHARACTERISTICS
High-Side Driver
Output Source Resistance
Output Sink Resistance
I SOURCE = 1.5 A, 100 ns, positive pulse (0 V to 5 V)
I SINK = 1.5 A, 100 ns, negative pulse (5 V to 0 V)
2
0.8
3.5
2
Ω
Ω
Rise Time 2
Fall Time 2
t r, DRVH
t f, DRVH
BST ? SW = 4.4 V, C IN = 4.3 nF (see Figure 59)
BST ? SW = 4.4 V, C IN = 4.3 nF (see Figure 60)
25
11
ns
ns
Low-Side Driver
Output Source Resistance
Output Sink Resistance
I SOURCE = 1.5 A, 100 ns, positive pulse (0 V to 5 V)
I SINK = 1.5 A, 100 ns, negative pulse (5 V to 0 V)
1.7
0.75
3
2
Ω
Ω
Rise Time 2
Fall Time 2
t r, DRVL
t f, DRVL
VDD = 5.0 V, C IN = 4.3 nF (see Figure 60)
VDD = 5.0 V, C IN = 4.3 nF (see Figure 59)
18
16
ns
ns
Propagation Delays
DRVL Fall to DRVH Rise 2
DRVH Fall to DRVL Rise 2
SW Leakage Current
t tpdh, DRVH
t tpdh, DRVL
I SW, LEAK
BST ? SW = 4.4 V (see Figure 59)
BST ? SW = 4.4 V (see Figure 60)
BST = 25 V, SW = 20 V, VDD = 5.5 V
22
24
110
ns
ns
μA
Integrated Rectifier
Channel Impedance
I SINK = 10 mA
22
Ω
PRECISION ENABLE THRESHOLD
Logic High Level
Enable Hysteresis
VIN = 2.9 V to 20 V, VDD = 2.75 V to 5.5 V
VIN = 2.9 V to 20 V, VDD = 2.75 V to 5.5 V
235
285
35
330
mV
mV
COMP VOLTAGE
COMP Clamp Low Voltage
V COMP (LOW)
From disable state, release COMP/EN pin to enable
0.47
V
device (2.75 V ≤ VDD ≤ 5.5 V)
COMP Clamp High Voltage
COMP Zero Current Threshold
V COMP (HIGH)
V COMP_ZCT
(2.75 V ≤ VDD ≤ 5.5 V)
(2.75 V ≤ VDD ≤ 5.5 V)
1.15
2.55
V
V
THERMAL SHUTDOWN
T TMSD
Thermal Shutdown Threshold
Thermal Shutdown Hysteresis
Hiccup Current Limit Timing
Rising temperature
155
15
6
°C
°C
ms
1
2
The maximum specified values are with the closed loop measured at 10% to 90% time points (see Figure 59 and Figure 60), C GATE = 4.3 nF and upper- and lower-side
MOSFETs being Infineon BSC042N03MS G.
Not automatic test equipment (ATE) tested.
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