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参数资料
| 型号： | ADSP-21065LCCA-240 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 29/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 32BIT 196CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，串行端口 |
| 时钟速率： | 60MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-BGA，CSPBGA |
| 供应商设备封装： | 196-CSPBGA（15x15） |
| 包装： | 托盘 |
| 其它名称： | ADSP-21065LCCA240 |
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REV. C
ADSP-21065L
–35–
JTAG Test Access Port and Emulation
Parameter
Min
Max
Unit
Timing Requirements:
tTCK
TCK Period
tCK
ns
tSTAP
TDI, TMS Setup Before TCK High
3.0
ns
tHTAP
TDI, TMS Hold After TCK High
3.0
ns
tSSYS
System Inputs Setup Before TCK Low
1
7.0
ns
tHSYS
System Inputs Hold After TCK Low
1
12.0
ns
tTRSTW
TRST Pulsewidth
4 tCK
ns
Switching Characteristics:
tDTDO
TDO Delay from TCK Low
11.0
ns
tDSYS
System Outputs Delay After TCK Low
2
15.0
ns
NOTES
1System Inputs = DATA
31-0, ADDR23-0, RD, WR, ACK, SBTS, SW, HBR, HBG, CS, DMAR1, DMAR2, BR2-1, ID1-0, IRQ2-0, FLAG11-0, DR0x, DR1x, TCLK0,
TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, BSEL,
BMS, CLKIN, RESET, SDCLK
0, RAS, CAS, SDWE, SDCKE, PWM_EVENTx.
2System Outputs = DATA
31-0, ADDR23-0, MS3-0, RD, WR, ACK, SW, HBG, REDY, DMAG1, DMAG2, BR2-1, CPA, FLAG11-0, PWM_EVENTx, DT0x, DT1x,
TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1,
BMS, SDCLK0, SDCLK1, DQM, SDA10, RAS, CAS, SDWE, SDCKE, BM, XTAL.
TCK
tSTAP
tTCK
tHTAP
tDTDO
tSSYS
tHSYS
tDSYS
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
Figure 23. JTAG Test Access Port and Emulation
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PDF描述 |
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