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参数资料
| 型号： | ADSP-21065LCCA-240 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 31/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 32BIT 196CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 主机接口，串行端口 |
| 时钟速率： | 60MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-BGA，CSPBGA |
| 供应商设备封装： | 196-CSPBGA（15x15） |
| 包装： | 托盘 |
| 其它名称： | ADSP-21065LCCA240 |
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REV. C
ADSP-21065L
–37–
Capacitive Loading
Output delays and holds are based on standard capacitive loads:
50 pF on all pins. The delay and hold specifications given
should be derated by a factor of l.8 ns/50 pF for loads other
than the nominal value of 50 pF. Figure 28 and Figure 29 show
how output rise time varies with capacitance. Figure 30 shows
graphically how output delays and hold vary with load capaci-
tance. (Note that this graph or derating does not apply to output
disable delays; see the previous section Output Disable time
under Test Conditions.) The graphs of Figure 28, Figure 29,
and Figure 30 may not be linear outside the ranges shown.
LOAD CAPACITANCE – pF
0
200
20
RISE
AND
FALL
TIMES
–
ns
40
60
80
100
120
140
160
180
2
RISE TIME
FALL TIME
4
6
8
10
12
14
16
18
Figure 28. Typical Rise and Fall Time (10%–90% VDD)
LOAD CAPACITANCE – pF
8.0
4.0
0
0200
20
RISE
AND
FALL
TIMES
–
ns
40
60
80
100
120
140
160
180
7.0
6.0
2.0
1.0
5.0
3.0
RISE TIME
FALL TIME
Figure 29. Typical Rise and Fall Time (0.8 V–2.0 V)
LOAD CAPACITANCE – pF
OUTPUT
DELAY
OR
HOLD
–
ns
5
–2
0
140
20
40
60
80
100
120
4
3
2
1
0
–1
160
180
200
6
Figure 30. Typical Output Delay or Hold
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PDF描述 |
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