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参数资料
| 型号： | ADSP-21364KBCZ-1AA |
| 厂商： | Analog Devices Inc |
| 文件页数： | 34/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Parallel Data Acquisition Port (PDAP)
The timing requirements for the PDAP are provided in
the IDP. For details on the operation of the IDP, refer to the
ADSP-2136x SHARC Processor Hardware Reference , “Input
Data Port” chapter.
Table 29. Parallel Data Acquisition Port (PDAP)
Note that the most significant 16 bits of external 20-bit PDAP
data can be provided through either the parallel port AD15–0
pins or the DAI_P20–5 pins. The remaining 4 bits can only be
sourced through DAI_P4–1. The timing below is valid at the
DAI_P20–1 pins or at the AD15–0 pins.
Parameter
Timing Requirements
Min
Unit
t SPCLKEN 1
t HPCLKEN 1
t PDSD 1
t PDHD 1
t PDCLKW
t PDCLK
PDAP_CLKEN Setup Before PDAP_CLK Sample Edge
PDAP_CLKEN Hold After PDAP_CLK Sample Edge
PDAP_DAT Setup Before SCLK PDAP_CLK Sample Edge
PDAP_DAT Hold After SCLK PDAP_CLK Sample Edge
Clock Width
Clock Period
2.5
2.5
3.0
2.5
(t PCLK × 4) ÷ 2 – 3
t PCLK × 4
ns
ns
ns
ns
ns
ns
Switching Characteristics
t PDHLDD
t PDSTRB
Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word
PDAP Strobe Pulse Width
2 × t PCLK – 1
2 × t PCLK – 1.5
ns
ns
1
Data source pins are AD15–0 and DAI_P4–1, or DAI pins. Source pins for serial clock and frame sync are DAI pins.
DAI_P20–1
(PDAP_CLK)
DAI_P20–1
(PDAP_HOLD)
DAI_P20–1/
ADDR23–4
(PDAP_DATA)
SAMPLE EDGE
t PDCLKW
t SPHOLD
t PDSD
t PDCLK
t HPHOLD
t PDHD
DAI_P20–1
(PDAP_STROBE)
Figure 25. PDAP Timing
t PDHLDD
t PDSTRB
Rev. J |
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July 2013
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