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参数资料
| 型号： | ADSP-21364KBCZ-1AA |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
is low for the left channel and high for the right channel. Data is
valid on the rising edge of serial clock. The MSB is left-justified
to the frame sync transition but with a delay.
Table 34. S/PDIF Transmitter I 2 S Mode
Parameter
Timing Requirement
Nominal
Unit
t I2SD
FS to MSB Delay in I 2 S Mode
DAI_P20–1
LEFT/RIGHT CHANNEL
1
SCLK
FS
DAI_P20–1
SCLK
t I2SD
DAI_P20–1
SDATA
MSB
MSB–1
MSB–2
LSB+2
LSB+1
LSB
Figure 30. I 2 S-Justified Mode
for the left channel and low for the right channel. Data is valid
on the rising edge of serial clock. The MSB is left-justified to the
frame sync transition with no delay.
Table 35. S/PDIF Transmitter Left-Justified Mode
Parameter
Timing Requirement
Nominal
Unit
t LJD
FS to MSB Delay in Left-Justified Mode
DAI_P20–1
LEFT/RIGHT CHANNEL
0
SCLK
FS
DAI_P20–1
SCLK
t LJD
DAI_P20–1
SDATA
MSB
MSB–1
MSB–2
LSB+2
LSB+1
LSB
Figure 31. Left-Justified Mode
Rev. J |
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July 2013
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