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参数资料
| 型号： | ADSP-21366YSWZ-2AA |
| 厂商： | Analog Devices Inc |
| 文件页数： | 19/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 200MHZ EPAD 144LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 200MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.00V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP 裸露焊盘 |
| 供应商设备封装： | 144-LQFP（20x20） |
| 包装： | 托盘 |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Clock Input
Table 11. Clock Input
200 MHz 1
333 MHz 2
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t CK
CLKIN Period
30 3
100
18
100
ns
t CKL
t CKH
t CKRF
CLKIN Width Low
CLKIN Width High
CLKIN Rise/Fall (0.4 V to 2.0 V)
12.5
12.5
3
7.5
7.5
3
ns
ns
ns
t CCLK 4
t VCO 5
t CKJ 6, 7
CCLK Period
VCO Frequency
CLKIN Jitter Tolerance
5.0
200
–250
10
600
+250
3.0
200
–250
10
800
+250
ns
MHz
ps
1
2
3
4
5
6
7
Applies only for CLK_CFG1–0 = 00 and default values for PLL control bits in the PMCTL register.
Any changes to PLL control bits in the PMCTL register must meet core clock timing specification t CCLK .
See Figure 5 on Page 17 for VCO diagram.
Actual input jitter should be combined with AC specifications for accurate timing analysis.
Jitter specification is maximum peak-to-peak time interval error (TIE) jitter.
CLKIN
t CKH
t CK
t CKL
t CKJ
Figure 7. Clock Input
Clock Signals
The processor can use an external clock or a crystal. Refer to the
CLKIN pin description in Table 6 on Page 11 . The user applica-
ADSP-2136x
tion program can configure the processor to use its internal
clock generator by connecting the necessary components to the
CLKIN and XTAL pins. Figure 8 shows the component connec-
tions used for a fundamental frequency crystal operating in
parallel mode.
Note that the clock rate is achieved using a 16.67 MHz crystal
CLKIN
C1
22pF
R1
1M Ω *
Y1
24.576MHz
XTAL
R2
47 Ω *
C2
22pF
and a PLL multiplier ratio 16:1. (CCLK:CLKIN achieves a clock
speed of 266.72 MHz.) To achieve the full core clock rate, pro-
grams need to configure the multiplier bits in the
PMCTL register.
R2 SHOULD BE CHOSEN TO LIMIT CRYSTAL
DRIVE POWER. REFER TO CRYSTAL
MANUFACTURER’S SPECIFICATIONS.
*TYPICAL VALUES
Figure 8. Recommended Circuit for Fundamental Mode Crystal Operation
Rev. J |
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July 2013
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