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参数资料
型号： ADSP-21369BSWZ-1A
厂商： Analog Devices Inc
文件页数： 42/64页
文件大小： 0K
描述： IC DSP 32BIT 266MHZ 208LQFP
产品培训模块： SHARC Processor Overview
标准包装： 1
系列： SHARC®
类型： 浮点
接口： DAI，DPI
时钟速率： 266MHz
非易失内存： ROM（768 kB）
芯片上RAM： 256kB
电压 - 输入/输出： 3.30V
电压 - 核心： 1.20V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 208-LQFP 裸露焊盘
供应商设备封装： 208-LQFP-EP（28x28）
包装： 托盘
配用： ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369
ADSP-21367/ADSP-21368/ADSP-21369
Rev. F
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October 2013
Oversampling Clock (TxCLK) Switching Characteristics
The S/PDIF transmitter has an oversampling clock. This TxCLK
input is divided down to generate the biphase clock.
S/PDIF Receiver
The following section describes timing as it relates to the
S/PDIF receiver.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × FS clock.
Table 38. Oversampling Clock (TxCLK) Switching Characteristics
Parameter
Min
Max
Unit
TxCLK Frequency for TxCLK = 384 × FS
Oversampling Ratio × FS <= 1/t
SITXCLK
MHz
TxCLK Frequency for TxCLK = 256 × FS
49.2
MHz
Frame Rate (FS)
192.0
kHz
Table 39. S/PDIF Receiver Internal Digital PLL Mode Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
DFSI
LRCLK Delay After SCLK
5
ns
t
HOFSI
LRCLK Hold After SCLK
–2
ns
t
DDTI
Transmit Data Delay After SCLK
5
ns
t
HDTI
Transmit Data Hold After SCLK
–2
ns
t
SCLKIW
1
Transmit SCLK Width
40
ns
1 SCLK frequency is 64 × FS where FS = the frequency of LRCLK.
Figure 35. S/PDIF Receiver Internal Digital PLL Mode Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(DATA CHANNEL
A/B)
DRIVE EDGE
tSCLKIW
tDFSI
tHOFSI
tDDTI
tHDTI
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PDF描述
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