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参数资料
| 型号： | ADSP-21489KSWZ-4B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 47/68页 |
| 文件大小： | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 176LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART |
| 时钟速率： | 400MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 5Mb |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 176-LQFP 裸露焊盘 |
| 供应商设备封装： | 176-LQFP-EP（24x24） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页当前第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页
Rev. B
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March 2013
Media Local Bus
All the numbers given are applicable for all speed modes
(1024 FS, 512 FS and 256 FS for 3-pin; 512 FS and 256 FS for
5-pin), unless otherwise specified. Please refer to the MediaLB
specification document revision 3.0 for more details.
Table 52. MLB Interface, 3-Pin Specifications
Parameter
Min
Typ
Max
Unit
3-Pin Characteristics
tMLBCLK
MLB Clock Period
1024 FS
512 FS
256 FS
20.3
40
81
ns
tMCKL
MLBCLK Low Time
1024 FS
512 FS
256 FS
6.1
14
30
ns
tMCKH
MLBCLK High Time
1024 FS
512 FS
256 FS
9.3
14
30
ns
tMCKR
MLBCLK Rise Time (VIL to VIH)
1024 FS
512 FS/256 FS
1
3
ns
tMCKF
MLBCLK Fall Time (VIH to VIL)
1024 FS
512 FS/256 FS
1
3
ns
tMPWV
1
MLBCLK Pulse Width Variation
1024 FS
512 FS/256
0.7
2.0
nspp
tDSMCF
DAT/SIG Input Setup Time
1
ns
tDHMCF
DAT/SIG Input Hold Time
2
ns
tMCFDZ
DAT/SIG Output Time to Three-state
0
15
ns
tMCDRV
DAT/SIG Output Data Delay From MLBCLK Rising Edge
8
ns
tMDZH
2
Bus Hold Time
1024 FS
512 FS/256
2
4
ns
CMLB
DAT/SIG Pin Load
1024 FS
512 FS/256
40
60
pf
1 Pulse width variation is measured at 1.25 V by triggering on one edge of MLBCLK and measuring the spread on the other edge, measured in ns peak-to-peak (pp).
2 The board must be designed to ensure that the high-impedance bus does not leave the logic state of the final driven bit for this time period. Therefore, coupling must be
minimized while meeting the maximum capacitive load listed.
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