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参数资料
| 型号： | ADSP-BF518BSWZ-4F4 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 20/68页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16/32B 400MHZ LP 176LQFP |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | 以太网，I²C，PPI，RSI，SPI，SPORT，UART/USART |
| 时钟速率： | 400MHz |
| 非易失内存： | 闪存（4Mb） |
| 芯片上RAM： | 116kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.30V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 176-LQFP 裸露焊盘 |
| 供应商设备封装： | 176-LQFP-EP（24x24） |
| 包装： | 托盘 |
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ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Rev. B
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January 2011
TIMING SPECIFICATIONS
Clock and Reset Timing
and Table 11 on Page 21, combinations of CLKIN and clock
multipliers must not select core/peripheral clocks in excess of
the processor’s speed grade.
Table 23. Clock and Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
fCKIN
CLKIN Frequency (Commercial/Industrial Models1, 2, 3, 4 12
50
MHz
fCKIN
CLKIN Frequency (Automotive Models)1, 2, 3, 4
14
50
MHz
tCKINL
CLKIN Low Pulse1
10
ns
tCKINH
CLKIN High Pulse
10
ns
tWRST
RESET Asserted Pulse Width Low
5
11 × tCKIN
ns
Switching Characteristic
tBUFDLAY
CLKIN to CLKBUF Delay
11
ns
1 Applies to PLL bypass mode and PLL nonbypass mode.
2 Combinations of the CLKIN frequency and the PLL clock multiplier must not exceed the allowed fVCO, fCCLK, and fSCLK settings discussed in Table 9 through Table 11 on Page 21.
3 The t
4 If the DF bit in the PLL_CTL register is set, the minimum fCKIN specification is 24 MHz for commercial/industrial models and 28 MHz for automotive models.
Figure 7. Clock and Reset Timing
Table 24. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tRST_IN_PWR
RESET Deasserted after the V
DDINT, VDDEXT, VDDRTC, VDDMEM, VDDOTP, and CLKIN Pins are
Stable and Within Specification
3500 × tCKIN
ns
CLKIN
tWRST
tCKIN
tCKINL
tCKINH
tBUFDLAY
RESET
CLKBUF
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