参数资料
型号: ADSP-BF526KBCZ-3
厂商: Analog Devices Inc
文件页数: 62/88页
文件大小: 0K
描述: IC DSP CTRLR 300MHZ 289CSPBGA
标准包装: 1
系列: Blackfin®
类型: 定点
接口: DMA,以太网,I²C,PPI,SPI,SPORT,UART,USB
时钟速率: 300MHz
非易失内存: ROM(32 kB)
芯片上RAM: 132kB
电压 - 输入/输出: 1.8V,2.5V,3.3V
电压 - 核心: 1.30V
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 289-LFBGA,CSPBGA
供应商设备封装: 289-CSPBGA(12x12)
包装: 托盘
ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Timer Cycle Timing
Table 53 and Figure 31 describe timer expired operations. The
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of (f SCLK /2) MHz.
Table 53. Timer Cycle Timing
ADSP-BF522/ADSP-BF524/ADSP-BF526
ADSP-BF523/ADSP-BF525/ADSP-BF527
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter
Min
Max
Min
Max
Min
Max
Min
Max
Unit
Timing Requirements
t WL
Timer Pulse Width Input t SCLK
t SCLK
t SCLK
t SCLK
ns
Low (Measured In SCLK
Cycles) 1
t WH
Timer Pulse Width Input t SCLK
t SCLK
t SCLK
t SCLK
ns
High (Measured In SCLK
Cycles) 1
t TIS
Timer Input Setup Time
10
7
8.1
6.2
ns
Before CLKOUT Low 2
t TIH
Timer Input Hold Time
–2
–2
–2
–2
ns
After CLKOUT Low 2
Switching Characteristics
t HTO
Timer Pulse Width Output t SCLK –1.5
(2 32 – 1)t SCLK t SCLK – 1
(2 32 – 1)t SCLK t SCLK – 1
(2 32 – 1)t SCLK t SCLK – 1
(2 32 – 1)t SCLK ns
(Measured In SCLK Cycles)
t TOD
Timer Output Update
6
6
6
6
ns
Delay After CLKOUT High
1
2
The minimum pulse widths apply for TMRx signals in width capture and external clock modes. They also apply to the PF15 or PPI_CLK signals in PWM output mode.
Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize programmable flag inputs.
CLKOUT
t TOD
TMRx OUTPUT
t TIS
t TIH
t HTO
TMRx INPUT
t WH ,t WL
Figure 31. Timer Cycle Timing
Rev. D
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参数描述
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