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参数资料
型号： ADSP-BF536BBCZ-4A
厂商： Analog Devices Inc
文件页数： 17/68页
文件大小： 0K
描述： IC DSP CTLR 16BIT 182CSPBGA
产品培训模块： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
标准包装： 1
系列： Blackfin®
类型： 定点
接口： CAN，SPI，SSP，TWI，UART
时钟速率： 400MHz
非易失内存： 外部
芯片上RAM： 100kB
电压 - 输入/输出： 2.50V，3.30V
电压 - 核心： 1.20V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 182-LFBGA，CSPBGA
供应商设备封装： 182-CSPBGA（12x12）
包装： 托盘
Rev. J
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February 2014
ADSP-BF534/ADSP-BF536/ADSP-BF537
Table 10 through Table 12 describe the voltage/frequency
requirements for the ADSP-BF534/ADSP-BF536/ADSP-BF537
processor clocks. Take care in selecting MSEL, SSEL, and CSEL
ratios so as not to exceed the maximum core clock and system
clock. Table 13 describes phase-locked loop operating
conditions.
Table 10. Core Clock Requirements—500 MHz, 533 MHz, and 600 MHz Speed Grades1
Parameter
Internal Regulator Setting
Max
Unit
fCCLK
Core Clock Frequency (VDDINT =1.30 V Minimum)
2
1.30 V
600
MHz
fCCLK
Core Clock Frequency (VDDINT = 1.20 V Minimum)
3
1.25 V
533
MHz
fCCLK
Core Clock Frequency (VDDINT =1.14 V Minimum)
1.20 V
500
MHz
fCCLK
Core Clock Frequency (VDDINT =1.045 V Minimum)
1.10 V
444
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.95 V Minimum)
1.00 V
400
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.85 V Minimum)
0.90 V
333
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.8 V Minimum)
0.85 V
250
MHz
1 See Ordering Guide on Page 67.
2 Applies to 600 MHz models only. See Ordering Guide on Page 67.
3 Applies to 533 MHz and 600 MHz models only. See Ordering Guide on Page 67.
Table 11. Core Clock Requirements—400 MHz Speed Grade1
120°C
T
J 105°C
All2 Other TJ
Unit
Parameter
Internal Regulator Setting
Max
fCCLK
Core Clock Frequency (VDDINT =1.14 V Minimum) 1.20 V
400
MHz
fCCLK
Core Clock Frequency (VDDINT =1.045 V Minimum) 1.10 V
333
363
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.95 V Minimum) 1.00 V
295
333
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.85 V Minimum) 0.90 V
280
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.8 V Minimum) 0.85 V
250
MHz
1 See Ordering Guide on Page 67.
2 See Operating Conditions on Page 23.
Table 12. Core Clock Requirements—300 MHz Speed Grade1
Parameter
Internal Regulator Setting
Max
Unit
fCCLK
Core Clock Frequency (VDDINT =1.14 V Minimum)
1.20 V
300
MHz
fCCLK
Core Clock Frequency (VDDINT =1.045 V Minimum)
1.10 V
255
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.95 V Minimum)
1.00 V
210
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.85 V Minimum)
0.90 V
180
MHz
fCCLK
Core Clock Frequency (VDDINT = 0.8 V Minimum)
0.85 V
160
MHz
1 See Ordering Guide on Page 67.
Table 13. Phase-Locked Loop Operating Conditions
Parameter
Min
Max
Unit
fVCO
Voltage Controlled Oscillator (VCO) Frequency
50
Max fCCLK
MHz
Table 14. System Clock Requirements
Parameter
Condition
Max
Unit
fSCLK
1
VDDEXT 3.3 V or 2.5 V, VDDINT 1.14 V
133
2
MHz
fSCLK
1
VDDEXT 3.3 V or 2.5 V, VDDINT 1.14 V
100
MHz
1 fSCLK must be less than or equal to fCCLK and is subject to additional restrictions for SDRAM interface operation. See Table 27 on Page 34.
2 Rounded number. Actual test specification is SCLK period of 7.5 ns. See Table 27 on Page 34.
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