参数资料
型号: ADSP-BF542BBCZ-5A
厂商: Analog Devices Inc
文件页数: 67/100页
文件大小: 0K
描述: IC DSP 16BIT 533MHZ 400CSBGA
产品培训模块: Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
标准包装: 1
系列: Blackfin®
类型: 定点
接口: CAN,SPI,SSP,TWI,UART,USB
时钟速率: 533MHz
非易失内存: 外部
芯片上RAM: 132kB
电压 - 输入/输出: 2.50V,3.30V
电压 - 核心: 1.25V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 400-LFBGA,CSPBGA
供应商设备封装: 400-CSPBGA(17x17)
包装: 托盘
配用: ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
SD/SDIO Controller Timing
Table 50 and Figure 43 describe SD/SDIO controller timing.
Table 51 and Figure 44 describe SD/SDIO controller (high-
speed mode) timing.
Table 50. SD/SDIO Controller Timing
Parameter
Min
Max
Unit
Timing Requirements
tISU
SD_Dx and SD_CMD Input Setup Time
7.2
ns
tIH
SD_Dx and SD_CMD Input Hold Time
2
ns
Switching Characteristics
fPP
SD_CLK Frequency During Data Transfer Mode
1
020
MHz
fOD
SD_CLK Frequency During Identification Mode
100
2
400
kHz
tWL
SD_CLK Low Time
15
ns
tWH
SD_CLK High Time
15
ns
tTLH
SD_CLK Rise Time
10
ns
tTHL
SD_CLK Fall Time
10
ns
tODLY
SD_Dx and SD_CMD Output Delay Time During Data Transfer Mode
–1
14
ns
tODLY
SD_Dx and SD_CMD Output Delay Time During Identification Mode
–1
50
ns
1 tPP=1/fPP
2 Spec can be 0 kHz, meaning to stop the clock. The given minimum frequency range is for cases where a continuous clock is required.
Figure 43. SD/SDIO Controller Timing
SD_CLK
INPUT
OUTPUT
tISU
NOTES:
1 INPUT INCLUDES SD_Dx AND SD_CMD SIGNALS.
2 OUTPUT INCLUDES SD_Dx AND SD_CMD SIGNALS.
tTHL
tTLH
tWL
tWH
tPP
tIH
tODLY
VOH (MIN)
VOL (MAX)
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