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参数资料
| 型号： | ADSP-BF542BBCZ-5A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 71/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 533MHZ 400CSBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART，USB |
| 时钟速率： | 533MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA，CSPBGA |
| 供应商设备封装： | 400-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548 |
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Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
HOSTDP A/C Timing-Host Read Cycle
cycle timing requirements.
Table 54. Host Read Cycle Timing Requirements
Parameter
Min
Max
Units
Timing Requirements
tSADRDL
HOST_ADDR and HOST_CE Setup Before HOST_RD Falling Edge
4
ns
tHADRDH
HOST_ADDR and HOST_CE Hold After HOST_RD Rising Edge
2.5
ns
tRDWL
HOST_RD Pulse Width Low (ACK Mode)
tDRDYRDL + tRDYPRD + tDRDHRDY
ns
tRDWL
HOST_RD Pulse Width Low (INT Mode)
1.5
× t
SCLK + 8.7
ns
tRDWH
HOST_RD Pulse Width High or Time Between HOST_RD Rising Edge and
HOST_WR Falling Edge
2
× t
SCLK
ns
tDRDHRDY HOST_RD Rising Edge Delay After HOST_ACK Rising Edge (ACK Mode) 0
ns
Switching Characteristics
tSDATRDY
HOST_D15–0 Valid Prior HOST_ACK Rising Edge (ACK Mode)
tSCLK – 4.0
ns
tDRDYRDL
HOST_ACK Falling Edge After HOST_CE (ACK Mode)
11.25
ns
tRDYPRD
HOST_ACK Low Pulse-Width for Read Access (ACK Mode)
NM
1
ns
tDDARWH
HOST_D15–0 Disable After HOST_RD
8.0
ns
tACC
HOST_D15–0 Valid After HOST_RD Falling Edge (INT Mode)
1.5
× t
SCLK
ns
tHDARWH
HOST_D15–0 Hold After HOST_RD Rising Edge
1.0
ns
1 NM (Not Measured) — This parameter is based on t
SCLK. It is not measured because the number of SCLK cycles for which HOST_ACK remains low depends on the Host
DMA FIFO status. This is system design dependent.
In Figure 45, HOST_DATA is HOST_D0–D15.
Figure 45. HOSTDP A/C—Host Read Cycle
HOST_RD
HOST_ACK
HOST_DATA
tSADRDL
tHADRDH
tDRDHRDY
tHDARWH
tRDYPRD
tDRDYRDL
tSDATRDY
HOST_ADDR
HOST_CE
tRDWL
tRDWH
tACC
tDDARWH
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