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参数资料
| 型号： | ADSP-BF547BBCZ-5A |
| 厂商： | ANALOG DEVICES INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 533 MHz Blackfin Embedded Processor: ADSP-BF547BBCZ-5A Temp Range: –40°C to +85°C Package: 400-Ball CSP_BGA BC-400-1 |
| 中文描述： | 16-BIT, 50 MHz, OTHER DSP, PBGA400 |
| 封装： | 17 X 17 MM, ROHS COMPLIANT, CSBGA-400 |
| 文件页数： | 44/100页 |
| 文件大小： | 3095K |
| 代理商： | ADSP-BF547BBCZ-5A |
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Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
DDR SDRAM/Mobile DDR SDRAM Timing
Table 32 and Figure 18/Figure 19 describe DDR
SDRAM/mobile DDR SDRAM read cycle timing.
Table 32. DDR SDRAM/Mobile DDR SDRAM Read Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tAC
Access Window of DQ0-15 to DCK0-1
–1.25
+1.25
0.0
6.00
ns
tDQSCK
Access Window of DQS0-1 to DCK0-1
–1.25
+1.25
0.0
6.00
ns
tDQSQ
DQS0-1 to DQ0-15 Skew, DQS0-1 to Last
DQ0-15 Valid
0.90
0.85
ns
tQH
DQ0-15 to DQS0-1 Hold, DQS0-1 to First
DQ0-15 to Go Invalid
tCK/2 – 1.25
1
tCK/2 – 1.75
2
tCK/2 – 1.25
ns
tRPRE
DQS0-1 Read Preamble
0.9
1.1
0.9
1.1
tCK
tRPST
DQS0-1 Read Postamble
0.4
0.6
0.4
0.6
tCK
1 For 7.50 ns
≤ t
CK < 10 ns.
2 For t
CK ≥ 10 ns.
Figure 18. DDR SDRAM Controller Read Cycle Timing
Figure 19. Mobile DDR SDRAM Controller Read Cycle Timing
DCK0-1
DQS0-1
tDQSCK
tAC
tRPRE
tDQSQ
tQH
tRPST
DQ0-15
Dn
Dn+1
Dn+2
Dn+3
DCK0-1
DQS0-1
tDQSCK
tAC
tDQSQ
DQ0-15
Dn
Dn+1
Dn+2
Dn+3
tRPRE
tRPST
tQH
相关PDF资料 |
PDF描述 |
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