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参数资料
| 型号： | ADSP-BF592KCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 25/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 64LFCSP |
| 视频文件： | Blackfin? BF592 Introduction |
| 特色产品： | Blackfin Embedded Processor |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | I²C，I²S，IrDA，PPI，SPI，SPORT，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（64 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.29V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
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Rev. B
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July 2013
Serial Peripheral Interface (SPI) Port—Master Timing
Table 26. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Min
Max
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid to SCK Edge (Data Input Setup)
11.6
9.6
ns
tHSPIDM
SCK Sampling Edge to Data Input Invalid
–1.5
ns
Switching Characteristics
tSDSCIM
SPI_SELx low to First SCK Edge
2 × tSCLK – 1.5
ns
tSPICHM
Serial Clock High Period
2 × tSCLK – 1.5
ns
tSPICLM
Serial Clock Low Period
2 × tSCLK – 1.5
ns
tSPICLK
Serial Clock Period
4 × tSCLK – 1.5
ns
tHDSM
Last SCK Edge to SPI_SELx High
2 × tSCLK – 2
2 × tSCLK – 1.5
ns
tSPITDM
Sequential Transfer Delay
2 × tSCLK – 1.5
ns
tDDSPIDM
SCK Edge to Data Out Valid (Data Out Delay)
0606ns
tHDSPIDM
SCK Edge to Data Out Invalid (Data Out Hold)
–1
ns
Figure 19. Serial Peripheral Interface (SPI) Port—Master Timing
tSDSCIM
tSPICLK
tHDSM
tSPITDM
tSPICLM
tSPICHM
tHDSPIDM
tHSPIDM
tSSPIDM
SPIxSELy
(OUTPUT)
SPIxSCK
(OUTPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
SPIxMOSI
(OUTPUT)
SPIxMISO
(INPUT)
CPHA = 1
CPHA = 0
tDDSPIDM
tHSPIDM
tSSPIDM
tHDSPIDM
tDDSPIDM
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