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参数资料
| 型号： | ADSP-TS101SAB2-100 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 18/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 6MBIT 484 BGA |
| 标准包装： | 1 |
| 系列： | TigerSHARC® |
| 类型： | 定点/浮点 |
| 接口： | 主机接口，连接端口，多处理器 |
| 时钟速率： | 300MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 768kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BFBGA |
| 供应商设备封装： | 484-PBGA（19x19） |
| 包装： | 托盘 |
| 其它名称： | ADSP-TS101SAB2100 |
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ADSP-TS101S
Rev. C
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Page 25 of 48
|
May 2009
Table 27. AC Signal Specifications (for SCLK <16.7 ns) (All values in this table are in nanoseconds)
Name
Description
Input
Setup
(min
)
Inp
u
tH
o
ld
(min
)
Ou
tpu
tV
a
lid
(max)
1
Ou
tpu
tH
o
ld
(min
)
Ou
tpu
tEn
ab
le
(min
)2
Output
Disable
(max)
R
e
fe
ren
ce
Clock
ADDR31–0
External Address Bus
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
DATA63–0
External Data Bus
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
MSH
Memory Select Host Line
4.2
1.0
0.9
2.5
SCLK
MSSD
Memory Select SDRAM Line
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
MS1–0
Memory Select for Static Blocks
4.2
1.0
0.9
2.5
SCLK
RD
Memory Read
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
WRL
Write Low Word
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
WRH
Write High Word
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
ACK
Acknowledge for Data
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
SDCKE
SDRAM Clock Enable
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
RAS
Row Address Select
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
CAS
Column Address Select
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
SDWE
SDRAM Write Enable
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
LDQM
Low Word SDRAM Data Mask
4.2
1.0
0.9
2.5
SCLK
HDQM
High Word SDRAM Data Mask
4.2
1.0
0.9
2.5
SCLK
SDA10
SDRAM ADDR10
4.2
1.0
0.9
2.5
SCLK
HBR
Host Bus Request
2.6
0.5
SCLK
HBG
Host Bus Grant
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
BOFF
Back Off Request
2.6
0.5
SCLK
BUSLOCK
Bus Lock
4.2
1.0
0.9
2.5
SCLK
BRST
Burst Access
2.6
0.5
4.2
1.0
0.9
2.5
SCLK
BR7–0
Multiprocessing Bus Request
2.6
0.5
4.2
1.0
SCLK
FLYBY
Flyby Mode Selection
4.2
1.0
0.9
2.5
SCLK
IOEN
Flyby I/O Enable
4.2
1.0
0.9
2.5
SCLK
CPA
3, 4
Core Priority Access
2.6
0.5
5.8
2.5
SCLK
DPA 3, 4
DMA Priority Access
2.6
0.5
5.8
2.5
SCLK
BMS5
Boot Memory Select
4.2
1.0
0.9
2.5
SCLK
FLAG3–06
FLAG Pins
4.2
1.0
4.0
SCLK
RESET
4, 7
Global Reset
SCLK
TMS
Test Mode Select (JTAG)
1.5
1.0
TCK
TDI
Test Data Input (JTAG)
1.5
1.0
TCK
TDO
Test Data Output (JTAG)
6.0
1.0
5.0
TCK_FE8
TRST4, 7, 9
Test Reset (JTAG)
TCK
BM5
Bus Master Debug Aid Only
4.2
1.0
SCLK
EMU
10
Emulation
5.5
5.0
TCK or LCLK
JTAG_SYS_IN
11
System Input
1.5
11.0
TCK
JTAG_SYS_OUT
12
System Output
16.0
TCK_FE
ID2–0
Chip ID—Must Be Constant
CONTROLIMP2–09
Static Pins—Must Be Constant
DS2–09
Static Pins—Must Be Constant
LCLKRAT2–09
Static Pins—Must Be Constant
SCLKFREQ
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