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参数资料
型号： ADUC7024BCPZ62-RL7
厂商： Analog Devices Inc
文件页数： 62/104页
文件大小： 0K
描述： IC MCU 12BIT 1MSPS UART 64-LFCSP
设计资源： Sensing Low-g Acceleration Using ADXL345 Digital Accelerometer Connected to ADuC7024 (CN0133)
标准包装： 750
系列： MicroConverter® ADuC7xxx
核心处理器： ARM7
芯体尺寸： 16/32-位
速度： 44MHz
连通性： EBI/EMI，I²C，SPI，UART/USART
外围设备： PLA，PWM，PSM，温度传感器，WDT
输入/输出数： 30
程序存储器容量： 64KB（32K x 16）
程序存储器类型： 闪存
RAM 容量： 2K x 32
电压 - 电源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
数据转换器： A/D 10x12b; D/A 2x12b
振荡器型： 内部
工作温度： -40°C ~ 125°C
封装/外壳： 64-LFQFN 裸露焊盘，CSP
包装： 带卷 (TR)
ADuC7019/20/21/22/24/25/26/27/28/29
Data Sheet
Rev. F | Page 60 of 104
MMRs and Keys
The operating mode, clocking mode, and programmable clock
divider are controlled via two MMRs: PLLCON (see Table 61)
and POWCON (see Table 64). PLLCON controls the operating
mode of the clock system, whereas POWCON controls the core
clock frequency and the power-down mode.
To prevent accidental programming, a certain sequence (see
Table 65) must be followed to write to the PLLCON and
POWCON registers.
Table 59. PLLKEYx Registers
Name
Address
Default Value
Access
PLLKEY1
0xFFFF0410
0x0000
W
PLLKEY2
0xFFFF0418
0x0000
W
Table 60. PLLCON Register
Name
Address
Default Value
Access
PLLCON
0xFFFF0414
0x21
R/W
Table 61. PLLCON MMR Bit Designations
Bit
Name
Value
Description
7:6
Reserved.
5
OSEL
32 kHz PLL input selection. Set by
user to select the internal 32 kHz
oscillator. Set by default. Cleared by
user to select the external 32 kHz crystal.
4:2
Reserved.
1:0
MDCLK
Clocking modes.
00
Reserved.
01
PLL. Default configuration.
10
Reserved.
11
External clock on the P0.7 pin.
Table 62. POWKEYx Registers
Name
Address
Default Value
Access
POWKEY1
0xFFFF0404
0x0000
W
POWKEY2
0xFFFF040C
0x0000
W
Table 63. POWCON Register
Name
Address
Default Value
Access
POWCON
0xFFFF0408
0x0003
R/W
Table 64. POWCON MMR Bit Designations
Bit
Name
Value
Description
7
Reserved.
6:4
PC
Operating modes.
000
Active mode.
001
Pause mode.
010
Nap.
011
Sleep mode. IRQ0 to IRQ3 and Timer2
can wake up the part.
100
Stop mode. IRQ0 to IRQ3 can wake up
the part.
Others
Reserved.
3
Reserved.
2:0
CD
CPU clock divider bits.
000
41.78 MHz.
001
20.89 MHz.
010
10.44 MHz.
011
5.22 MHz.
100
2.61 MHz.
101
1.31 MHz.
110
653 kHz.
111
326 kHz.
Table 65. PLLCON and POWCON Write Sequence
PLLCON
POWCON
PLLKEY1 = 0xAA
POWKEY1 = 0x01
PLLCON = 0x01
POWCON = user value
PLLKEY2 = 0x55
POWKEY2 = 0xF4
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ADUC7024HWEIZ-RL 制造商:Analog Devices 功能描述:
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