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参数资料
| 型号： | ADUC7028BBCZ62-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 13/104页 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH 62K 12BIT |
| 产品培训模块： | ARM7 Applications & Tools Intro to ARM7 Core & Microconverters |
| 标准包装： | 2,500 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 44MHz |
| 连通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外围设备： | PLA，PWM，PSM，温度传感器，WDT |
| 输入/输出数： | 30 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 2K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 数据转换器： | A/D 8x12b，D/A 4x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 64-LFBGA，CSPBGA |
| 包装： | 带卷 (TR) |
| 配用： | EVAL-ADUC7028QSZ-ND - KIT DEV ADUC7028 QUICK START |
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ADuC7019/20/21/22/24/25/26/27/28/29
Data Sheet
Rev. F | Page 16 of 104
Table 6. SPI Master Mode Timing (Phase Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLK low pulse width1
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge2
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge2
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
2 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
0
4
955
-05
5
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
MOSI
MSB
BITS 6 TO 1
LSB
MISO
MSB IN
BITS 6 TO 1
LSB IN
tSH
tSL
tSR
tSF
tDR
tDF
tDAV
tDSU
tDHD
Figure 15. SPI Master Mode Timing (Phase Mode = 1)
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PDF描述 |
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