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参数资料
| 型号： | ADUC7034BCPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 14/136页 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH 32K ANLG IO 48LFCSP |
| 标准包装： | 2,500 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 32KB（16K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 115°C |
| 封装/外壳： | 48-VFQFN 裸露焊盘，CSP |
| 包装： | 带卷 (TR) |
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ADuC7034
Rev. B | Page 110 of 136
SERIAL PERIPHERAL INTERFACE
The ADuC7034 features a complete hardware serial peripheral
interface (SPI) on chip. SPI is an industry-standard synchronous
serial interface that allows eight bits of data to be synchronously
transmitted and received simultaneously, that is, full duplex.
In master mode, polarity and phase of the clock is controlled by
the SPICON register, and the bit rate is defined in the SPIDIV
register using the SPI baud rate calculation as follows:
)
1
(
2
MHz
48
.
20
SPIDIV
f
CLOCK
SERIAL
+
×
=
(3)
The SPI interface is only operational with core clock divider bits
(POWCON[2:0] = 0 or 1).
The maximum speed of the SPI clock is dependent on the clock
divider bits and is summarized in Table 87.
The SPI port can be configured for master or slave operation
and consists of four pins that are multiplexed with four GPIOs.
The four SPI pins are MISO, MOSI, SCLK, and SS (see
).
Table 87. SPI Speed vs. Clock Divider Bits in Master Mode
Setting of CD Bits
SPIDIV
Maximum SCLK (MHz)
Table 86. SPI Output Pins
Pin1
SPI
Pin Function
0
0x05
1.667
Description
1
0x0B
0.833
GPIO_0
SS
Slave select
In slave mode, the SPICON register must be configured with
the phase and polarity of the expected input clock. The slave
accepts data of up to 5.12 Mb from an external master when
CD = 0. The formula to determine the maximum speed is as
follows:
GPIO_1
SCLK
Serial clock
GPIO_2
MISO
Master input,
slave output
GPIO_3
MOSI
Master output,
slave input
4
HCLK
CLOCK
SERIAL
f
=
1 The GPIO pins have multiple functions that can be configured by user code. By
default, however, the GPIO pins are configured in GPIO mode.
In both master and slave modes, data is transmitted on one edge
of the SCL signal and sampled on the other. Therefore, it is
important to use the same polarity and phase configurations
for the master and slave devices.
MISO PIN
The MISO (master input, slave output) pin is configured as an
input line in master mode and as an output line in slave mode.
The MISO line on the master (data in) should be connected to
the MISO line in the slave device (data out). The data is transferred
as byte wide (8-bit) serial data, MSB first.
SS PIN
In SPI slave mode, a transfer is initiated by the assertion of SS,
an active low input signal. The SPI port transmits and receives
eight bits of data, and then the transfer is concluded by the
deassertion of SS. In slave mode, SS is always an input.
MOSI PIN
The MOSI (master output, slave input) pin is configured as an
output line in master mode and as an input line in slave mode.
The MOSI line on the master (data out) should be connected to
the MOSI line in the slave device (data in). The data is transferred
as byte wide (8-bit) serial data, MSB first.
SPI REGISTER DEFINITIONS
The following MMR registers are used to control the SPI interface:
SPICON: 16-bit control register
SCLK PIN
SPISTA: 8-bit, read only status register
The SCLK (master serial clock) pin is used to synchronize the
data being transmitted and received through the MOSI SCLK
period. Therefore, a byte is transmitted/received after eight
SCLK periods. The SCLK pin is configured as an output in
master mode and as an input in slave mode.
SPIDIV: 8-bit, serial clock divider register
SPITX: 8-bit, write only transmit register
SPIRX: 8-bit, read only receive register
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