参数资料
| 型号： | ADUC7121BBCZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/96页 |
| 文件大小： | 0K |
| 描述： | PRECISION ANALOG MCU I.C |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 41.78MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 32 |
| 程序存储器容量： | 126KB（63K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 8K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 9x12b，D/A 4x12b |
| 振荡器型： | 内部 |
| 工作温度： | -10°C ~ 95°C |
| 封装/外壳： | 108-LFBGA，CSPBGA |
| 包装： | 标准包装 |
| 其它名称： | ADUC7121BBCZ-RLDKR |
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Data Sheet
ADuC7121
Rev. B | Page 11 of 96
Table 4. SPI Master Mode Timing (Phase Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
tSL
SPICLK low pulse width
(SPIDIV + 1) × tUCLK
ns
tSH
SPICLK high pulse width
(SPIDIV + 1) × tUCLK
ns
tDAV
Data output valid after SPICLK edge
25
ns
tDSU
1 × tUCLK
ns
tDHD
Data input hold time after SPICLK edge
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SPICLK rise time
5
12.5
ns
tSF
SPICLK fall time
5
12.5
ns
1
tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
Figure 3. SPI Master Mode Timing (Phase Mode = 1)
09492-
003
SPICLK
(POLARITY = 0)
SPICLK
(POLARITY = 1)
MOSI
MSB
BIT 6 TO BIT 1
LSB
MISO
MSB IN
BIT 6 TO BIT 1
LSB IN
tSH
tSL
tSR
tSF
tDR
tDF
tDAV
tDSU
tDHD
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PDF描述 |
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