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参数资料
| 型号： | ADV7180BST48Z |
| 厂商： | Analog Devices Inc |
| 文件页数： | 2/116页 |
| 文件大小： | 0K |
| 描述： | IC VID DECOD SDTV 10BIT 48LQFP |
| 标准包装： | 1 |
| 类型： | 视频解码器 |
| 应用： | 数码相机，手机，便携式视频 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 托盘 |
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ADV7180
Data Sheet
Rev. I | Page 10 of 116
TIMING SPECIFICATIONS
Guaranteed by characterization. AVDD = 1.71 V to 1.89 V, DVDD = 1.65 V to 2.0 V, DVDDIO = 1.62 V to 3.6 V, PVDD = 1.65 V to 2.0 V, specified
at operating temperature range, unless otherwise noted.
Table 5.
Parameter
Symbol
Test Conditions
Min
Typ
Max
Unit
SYSTEM CLOCK AND CRYSTAL
Nominal Frequency
28.6363
MHz
Frequency Stability
±50
ppm
I2C PORT
SCLK Frequency
400
kHz
SCLK Minimum Pulse Width High
t1
0.6
s
SCLK Minimum Pulse Width Low
t2
1.3
s
Hold Time (Start Condition)
t3
0.6
s
Setup Time (Start Condition)
t4
0.6
s
SDA Setup Time
t5
100
ns
SCLK and SDA Rise Times
t6
300
ns
SCLK and SDA Fall Times
t7
300
ns
Setup Time for Stop Condition
t8
0.6
s
RESET FEATURE
Reset Pulse Width
5
ms
CLOCK OUTPUTS
LLC Mark Space Ratio
t9:t10
45:55
55:45
% duty cycle
DATA AND CONTROL OUTPUTS
Data Output Transitional Time
t11
Negative clock edge to start of valid data
(tSETUP = t10 t11)
3.6
ns
Data Output Transitional Time
t12
End of valid data to negative clock edge
(tHOLD = t9 t12)
2.4
ns
Timing Diagrams
SDATA
SCLK
t3
t5
t3
t4
t8
t6
t7
t2
t1
05700-
005
Figure 6. I2C Timing
OUTPUT LLC
OUTPUTS P0 TO P7, HS,
VS/FIELD/SFL
t9
t10
t11
t12
05700-
006
Figure 7. Pixel Port and Control Output Timing
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| ADV7180BSTZ | 制造商:Analog Devices 功能描述:Video IC |
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