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参数资料
| 型号： | ADZS-21469-EZBRD |
| 厂商： | Analog Devices Inc |
| 文件页数： | 36/62页 |
| 文件大小： | 0K |
| 描述： | KIT EVAL EZ BOARD ADSP-21469 |
| 特色产品： | SHARC? 21469 EZ-KIT? and EZ-Board? for SHARC Processors |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-2146x |
| 所含物品： | 板 |
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ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
Table 33. Serial Ports—Enable and Three-State
Preliminary Technical Data
Parameter
Min
Max
Unit
Switching Characteristics
t DDTEN 1
t DDTTE 1
t DDTIN 1
Data Enable from External Transmit SCLK
Data Disable from External Transmit SCLK
Data Enable from Internal Transmit SCLK
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
1
Referenced to drive edge.
Table 34. Serial Ports—External Late Frame Sync
Parameter Min
Switching Characteristics
t DDTLFSE 1
Data Delay from Late External Transmit FS or External Receive FS
with MCE = 1, MFD = 0 TBD
Max
TBD
Unit
ns
t DDTENFS
1
Data Enable for MCE = 1, MFD = 0 TBD
TBD
ns
1
The t DDTLFSE and t DDTENFS parameters apply to left-justified as well as DSP serial mode, and MCE = 1, MFD = 0.
EXTERNAL RECEIVE F S WITH MCE = 1, MFD = 0
DAI_P20 -1
DRIVE
S AMPLE
DRIVE
( S CLK)
DAI_P20 -1
(F S )
DAI_P20 -1
t S F S E/I
t DDTENF S
t HDTE/I
t HF S E/I
t DDTE/I
(DATA CHANNEL A/B)
t D DTLF S E
1 S T BIT
LATE EXTERNAL TRAN S MIT F S
2ND BIT
DAI_P20-1
DRIVE
S AMPLE
DRIVE
( S CLK)
DAI_P20 -1
(F S )
DAI_P20 -1
t S F S E/I
t DDTENF S
t HDTE/I
t HF S E/I
t DDTE/I
(DATA CHANNEL A/B)
1 S T BIT
2ND BIT
t DDTLF S E
NOTE: S ERIAL PORT S IGNAL S ( S CLK, F S , DATA CHANNEL A/B ) ARE ROUTED TO THE DAI_P20 - 1 PIN S
U S ING THE S RU. THE TIMING S PECIFICATION S PROVIDED HERE ARE VALID AT THE DAI_P20 - 1 PIN S .
THE CHARACTERIZED AC S PORT TIMING S ARE APPLICABLE WHEN INTERNAL CLOCK S AND FRAME S
ARE LOOPED BACK FROM THE PIN, NOT ROUTED DIRECTLY THROUGH S AU.
Figure 22. External Late Frame Sync 1
1
This figure reflects changes made to support left-justified mode.
Rev. PrC
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参数描述 |
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