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参数资料
| 型号： | AGLE600V5-FFG256C |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 13824 CLBS, 600000 GATES, PBGA256 |
| 封装： | 17 X 17 MM, 1.60 MM HEIGHT, 1 MM PITCH, FBGA-256 |
| 文件页数： | 18/156页 |
| 文件大小： | 5023K |
| 代理商： | AGLE600V5-FFG256C |
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IGLOOe DC and Switching Characteristics
2- 100
Advance v0.3
Timing Characteristics
Applies to 1.5 V DC Core Voltage
Table 2-137 RAM4K9
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std.
Units
tAS
Address Setup Time
0.83
ns
tAH
Address Hold Time
0.16
ns
tENS
REN_B, WEN_B Setup Time
0.81
ns
tENH
REN_B, WEN_B Hold Time
0.16
ns
tBKS
BLK_B Setup Time
1.65
ns
tBKH
BLK_B Hold Time
0.16
ns
tDS
Input Data (DI) Setup Time
0.71
ns
tDH
Input Data (DI) Hold Time
0.36
ns
tCKQ1
Clock HIGH to New Data Valid on DO (output retained, WMODE = 0)
3.53
ns
Clock HIGH to New Data Valid on DO (pass-through, WMODE = 1)
3.06
ns
tCKQ2
Clock HIGH to New Data Valid on DO (pipelined)
1.81
ns
tWRO
Address collision clk-to-clk delay for reliable read access after write on
same address
TBD
ns
tCCKH
Address collision clk-to-clk delay for reliable write access after
write/read on same address
TBD
ns
tRSTBQ
RESET_B LOW to Data Out LOW on DO (pass-through)
2.06
ns
RESET_B LOW to Data Out LOW on DO (pipelined)
2.06
ns
tREMRSTB
RESET_B Removal
0.61
ns
tRECRSTB
RESET_B Recovery
3.21
ns
tMPWRSTB
RESET_B Minimum Pulse Width
0.68
ns
tCYC
Clock Cycle Time
6.24
ns
FMAX
Maximum Frequency
160
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
values.
相关PDF资料 |
PDF描述 |
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