参数资料
| 型号： | APA075-FG144 |
| 厂商： | Microsemi SoC |
| 文件页数： | 35/178页 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 75K 144-FBGA |
| 标准包装： | 160 |
| 系列： | ProASICPLUS |
| RAM 位总计： | 27648 |
| 输入/输出数： | 100 |
| 门数： | 75000 |
| 电源电压： | 2.3 V ~ 2.7 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 144-LBGA |
| 供应商设备封装： | 144-FPBGA（13x13） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页当前第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
ProASICPLUS Flash Family FPGAs
v5.9
2-3
Clock Resources
The ProASICPLUS family offers powerful and flexible
control of circuit timing through the use of analog
circuitry. Each chip has two clock conditioning blocks
containing a phase-locked loop (PLL) core, delay lines,
phase shifter (0
° and 180°), clock multiplier/dividers, and
all
the
circuitry
needed
for
the
selection
and
interconnection of inputs to the global network (thus
providing bidirectional access to the PLL). This permits
the PLL block to drive inputs and/or outputs via the two
global lines on each side of the chip (four total lines).
This circuitry is discussed in more detail in the
Clock Trees
One of the main architectural benefits of ProASICPLUS is
the set of power- and delay-friendly global networks.
ProASICPLUS offers four global trees. Each of these trees
is based on a network of spines and ribs that reach all
the tiles in their regions (Figure 2-4 on page 2-4). This
flexible clock tree architecture allows users to map up to
88 different internal/external clocks in an APA1000
device. Details on the clock spines and various numbers
of the family are given in Table 2-1 on page 2-4.
The flexible use of the ProASICPLUS clock spine allows the
designer to cope with several design requirements. Users
implementing clock-resource intensive applications can
easily route external or gated internal clocks using global
routing spines. Users can also drastically reduce delay
penalties and save buffering resources by mapping
critical high fanout nets to spines. For design hints on
using these features, refer to Actel’s Efficient Use of
ProASIC Clock Trees application note.
Figure 2-3 High-Speed, Very Long-Line Resources
PAD RING
P
A
D
RING
I/O
RING
I/O
RING
High-Speed Very Long-Line Resouces
SRAM
相关PDF资料 |
PDF描述 |
|---|---|
| HBC65DRYI-S93 | CONN EDGECARD 130PS DIP .100 SLD |
| APA075-FGG144 | IC FPGA PROASIC+ 75K 144-FBGA |
| ESC60DRYS-S93 | CONN EDGECARD 120PS DIP .100 SLD |
| A40MX02-1PLG44I | IC FPGA MX SGL CHIP 3K 44-PLCC |
| ACC44DRES-S734 | CONN EDGECARD 88POS .100 EYELET |
相关代理商/技术参数 |
参数描述 |
|---|---|
| APA075-FG144A | 功能描述:IC FPGA PROASIC+ 75K 144-FBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASICPLUS 标准包装:90 系列:ProASIC3 LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:36864 输入/输出数:157 门数:250000 电源电压:1.425 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 125°C 封装/外壳:256-LBGA 供应商设备封装:256-FPBGA（17x17） |
| APA075-FG144I | 功能描述:IC FPGA PROASIC+ 75K 144-FBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASICPLUS 标准包装:90 系列:ProASIC3 LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:36864 输入/输出数:157 门数:250000 电源电压:1.425 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 125°C 封装/外壳:256-LBGA 供应商设备封装:256-FPBGA（17x17） |
| APA075-FG896A | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Automotive-Grade ProASIC Flash Family FPGAs |
| APA075-FGB | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA075-FGES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
发布紧急采购，3分钟左右您将得到回复。