参数资料
型号: AT32UC3A4256-C1UR
厂商: Atmel
文件页数: 16/94页
文件大小: 0K
描述: IC MCU 256K FLASH 100VFBGA
产品培训模块: AVR® UC3 Introduction
标准包装: 1
系列: AVR®32 UC3 A4
核心处理器: AVR
芯体尺寸: 32-位
速度: 66MHz
连通性: EBI/EMI,I²C,IrDA,MMC,SPI,SSC,UART/USART,USB OTG
外围设备: 欠压检测/复位,DMA,POR,WDT
输入/输出数: 88
程序存储器容量: 256KB(256K x 8)
程序存储器类型: 闪存
RAM 容量: 128K x 8
电压 - 电源 (Vcc/Vdd): 1.65 V ~ 1.95 V
数据转换器: A/D 8x10b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 100-VFBGA
包装: 标准包装
其它名称: AT32UC3A4256-C1URDKR
23
32072SH–AVR32–10/2012
AT32UC3A3
Figure 4-1.
Overview of the AVR32UC CPU
4.3.1
Pipeline Overview
AVR32UC has three pipeline stages, Instruction Fetch (IF), Instruction Decode (ID), and Instruc-
tion Execute (EX). The EX stage is split into three parallel subsections, one arithmetic/logic
(ALU) section, one multiply (MUL) section, and one load/store (LS) section.
Instructions are issued and complete in order. Certain operations require several clock cycles to
complete, and in this case, the instruction resides in the ID and EX stages for the required num-
ber of clock cycles. Since there is only three pipeline stages, no internal data forwarding is
required, and no data dependencies can arise in the pipeline.
Figure 4-2 on page 24 shows an overview of the AVR32UC pipeline stages.
AVR32UC CPU pipeline
Instruction memory controller
High
Speed
Bus
master
MPU
H
igh
S
pee
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Bu
s
H
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S
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OCD
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High
Speed
Bus slave
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High Speed Bus master
Power/
Reset
control
Re
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ti
nt
er
fa
ce
CPU Local
Bus
master
CPU
L
oc
al
B
us
Data memory controller
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