参数资料
| 型号： | AT89C51ED2-SMRUM |
| 厂商： | Atmel |
| 文件页数： | 102/137页 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH 8051 64K 5V 68PLCC |
| 产品培训模块： | MCU Product Line Introduction |
| 标准包装： | 1 |
| 系列： | 89C |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 60MHz |
| 连通性： | SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 50 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 2K x 8 |
| RAM 容量： | 2K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 68-PLCC |
| 包装： | 标准包装 |
| 其它名称： | AT89C51ED2-SMRUMDKR |
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4235K–8051–05/08
AT89C51RD2/ED2
Figure 16-4. Data Transmission Format (CPHA = 0)
Figure 16-5. Data Transmission Format (CPHA = 1)
Figure 16-6. CPHA/SS Timing
As shown in Figure 16-4, the first SCK edge is the MSB capture strobe. Therefore, the Slave
must begin driving its data before the first SCK edge, and a falling edge on the SS pin is used to
start the transmission. The SS pin must be toggled high and then low between each Byte trans-
mitted (Figure 16-6).
Figure 16-5 shows an SPI transmission in which CPHA is ’1’. In this case, the Master begins
driving its MOSI pin on the first SCK edge. Therefore, the Slave uses the first SCK edge as a
start transmission signal. The SS pin can remain low between transmissions (Figure 16-6). This
format may be preferred in systems having only one Master and only one Slave driving the
MISO data line.
16.3.3
Error Conditions
The following flags in the SPSTA signal SPI error conditions:
MSB
bit6
bit5
bit4
bit3
bit2
bit1
LSB
bit6
bit5
bit4
bit3
bit2
bit1
MSB
LSB
1
3
2
4
5
6
7
8
Capture Point
SS (to Slave)
MISO (from Slave)
MOSI (from Master)
SCK (CPOL = 1)
SCK (CPOL = 0)
SPEN (Internal)
SCK Cycle Number
MSB
bit6
bit5
bit4
bit3
bit2
bit1
LSB
bit6
bit5
bit4
bit3
bit2
bit1
MSB
LSB
1
3
2
4
5
6
7
8
Capture Point
SS (to Slave)
MISO (from Slave)
MOSI (from Master)
SCK (CPOL = 1)
SCK (CPOL = 0)
SPEN (Internal)
SCK Cycle Number
Byte 1
Byte 2
Byte 3
MISO/MOSI
Master SS
Slave SS
(CPHA = 1)
Slave SS
(CPHA = 0)
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PDF描述 |
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