参数资料
| 型号： | AT89C51IC2-SLSIL |
| 厂商： | Atmel |
| 文件页数： | 52/140页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU FLASH 32K 44PLCC |
| 标准包装： | 27 |
| 系列： | 89C |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 34 |
| 程序存储器容量： | 32KB（32K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LCC（J 形引线） |
| 包装： | 管件 |
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19
AT89C51IC2
4301D–8051–02/08
Design Considerations
Oscillators Control
PwdOscA and PwdOscB signals are generated in the Clock generator and used to
control the hard blocks of oscillators A and B.
PwdOscA =’1’ stops OscA
PwdOscB =’1’ stops OscB
The following tables summarize the Operating modes:
Prescaler Divider
A hardware RESET puts the prescaler divider in the following state:
–
CKRL = FFh: FCLK CPU = FCLK PERIPH = FOSCA/2 (Standard C51 feature)
CKS signal selects OSCA or OSCB: FCLK OUT = FOSCA or FOSCB
Any value between FFh down to 00h can be written by software into CKRL register
in order to divide frequency of the selected oscillator:
–
CKRL = 00h: minimum frequency
FCLK CPU = FCLK PERIPH = FOSCA/1020 (Standard Mode)
FCLK CPU = FCLK PERIPH = FOSCA/510 (X2 Mode)
–
CKRL = FFh: maximum frequency
FCLK CPU = FCLK PERIPH = FOSCA/2 (Standard Mode)
FCLK CPU = FCLK PERIPH = FOSCA (X2 Mode)
0
1
X
1
IDLE MODE A
The CPU is off, OscA supplies the
peripherals, OscB can be disabled
(OscBEn = 0)
0
1
X
0
IDLE MODE B
The CPU is off, OscB supplies the
peripherals, OscA can be disabled
(OscAEn = 0)
1
X
1
X
POWER DOWN
MODE
The CPU and peripherals are off,
OscA and OscB are stopped
Table 18. Overview (Continued)
PCON.1
PCON.0
OscBEn
OscAEn
CKS
Selected Mode
Comment
PCON.1
OscAEn
PwdOscA
Comments
0
1
0
OscA running
1
X
1
OscA stopped by
Power-down mode
0
1
OscA stopped by
clearing OscAEn
PCON.1
OscBEn
PwdOscB
Comments
0
1
0
OscB running
1
X
1
OscB stopped by
Power-down mode
0
1
OscB stopped by
clearing OscBEn
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PDF描述 |
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参数描述 |
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