参数资料
| 型号： | AT89LP4052-16SI |
| 厂商： | Atmel |
| 文件页数： | 38/94页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU FLASH 4K 20SOIC |
| 标准包装： | 38 |
| 系列： | 89LP |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 16MHz |
| 连通性： | SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 15 |
| 程序存储器容量： | 4KB（4K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-SOIC（0.295"，7.50mm 宽） |
| 包装： | 管件 |
| 其它名称： | AT89LP4052-20SI AT89LP4052-20SI-ND |
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3547J–MICRO–10/09
AT89LP2052/LP4052
The interconnection between master and slave CPUs with SPI is shown in Figure 19-1. The four
pins in the interface are Master-In/Slave-Out (MISO), Master-Out/Slave-In (MOSI), Shift Clock
(SCK), and Slave Select (SS). The SCK pin is the clock output in master mode, but is the clock
input in slave mode. The MSTR bit in SPCR determines the directions of MISO and MOSI. Also
notice that MOSI connects to MOSI and MISO to MISO. In master mode, SS/P1.4 is ignored and
may be used as a general-purpose input or output. In slave mode, SS must be driven low to
select an individual device as a slave. When SS is driven high, the slave’s SPI port is deacti-
vated and the MOSI/P1.5 pin can be used as a general-purpose input.
Figure 19-1. SPI Master-Slave Interconnection
Figure 19-2. SPI Block Diagram
8-Bit Shift Register
Master
Clock Generator
SPI
MISO
Slave
MISO
MOSI MOSI
SCK
SS
V
CC
MSB
LSB
MSB
LSB
Oscillator
8-bit Shift Register
Read Data Buffer
Pin
Control
Logic
SPI Control
SPI Status Register
SPI Interrupt
Request
Internal
Data Bus
Select
SPI Clock (Mater)
Divider
÷4÷8÷32÷64
SPI Control Register
8
SPIF
WCOL
SPR1
MSTR
SPIE
Clock
Logic
Clock
MSB
S
M
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
MSTR
SPE
DORD
LSB
S
M
S
MISO
P1.6
MOSI
P1.5
SCK
1.7
SS
P1.4
SPR0
SPE
Write Data Buffer
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PDF描述 |
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