参数资料
| 型号： | ATA6838C-PXQW |
| 厂商： | Atmel |
| 文件页数： | 5/18页 |
| 文件大小： | 0K |
| 描述： | IC DVR HEX HALF BRIDGE 24QFN |
| 标准包装： | 6,000 |
| 类型： | 半桥，高端/低端 |
| 输入类型： | 串行 |
| 输出数： | 6 |
| 导通状态电阻： | 1 欧姆 |
| 电流 - 输出 / 通道： | 950mA |
| 电流 - 峰值输出： | 1.25A |
| 电源电压： | 7 V ~ 40 V |
| 工作温度： | -40°C ~ 150°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-VQFN 裸露焊盘 |
| 供应商设备封装： | 24-QFN 裸露焊盘（5x5） |
| 包装： | 带卷 (TR) |
| 其它名称： | ATA6838C-PXQW-ND |
3.
3.1
Functional Description
Serial Interface
Data transfer starts with the falling edge of the CS signal. Data must appear at DI synchronized to CLK and is accepted on the
falling edge of the CLK signal. LSB (bit 0, SRR) has to be transferred first. Execution of new input data is enabled on the rising
edge of the CS signal. When CS is high, pin DO is in a tri-state condition. This output is enabled on the falling edge of CS.
Output data will change their state with the rising edge of CLK and stay stable until the next rising edge of CLK appears. LSB
(bit 0, TP) is transferred first.
Figure 3-1. Data Transfer Input Data Protocol
CS
DI
SRR
0
LS1
1
HS1
2
LS2
3
HS2
4
LS3
5
HS3
6
LS4
7
HS4
8
LS5
9
HS5
10
LS6
11
HS6
12
OLD
13
SCT
14
15
SI
CLK
DO
TP
SLS1
SHS1
SLS2
SHS2
SLS3
SHS3
SLS4
SHS4
SLS5
SHS5
SLS6
SHS6
SCD
INH
PSF
Table 3-1.
Input Data Protocol
Bit
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Input Register
SRR
LS1
HS1
LS2
HS2
LS3
HS3
LS4
HS4
LS5
HS5
LS6
HS6
OLD
SCT
SI
Function
Status register reset (high = reset; the bits PSF, SCD and overtemperature shutdown in
the output data register are set to low)
Controls output LS1 (high = switch output LS1 on)
Controls output HS1 (high = switch output HS1 on)
See LS1
See HS1
See LS1
See HS1
See LS1
See HS1
See LS1
See HS1
See LS1
See HS1
Open load detection (low = on)
Programmable time delay for short circuit
(shutdown delay high/low = 12ms/1.5ms)
Software inhibit; low = standby, high = normal operation
(data transfer is not affected by standby function because the digital part is still
powered)
Atmel ATA6838C [DATASHEET]
9237F–AUTO–05/12
5
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