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参数资料
| 型号： | ATAVRTS2080A |
| 厂商： | Atmel |
| 文件页数： | 43/377页 |
| 文件大小： | 0K |
| 描述： | KIT QTOUCH W/SW ATMEGA88 |
| 产品培训模块： | Touch Interface Solutions Qtouch- Create your own Touch Application megaAVR Introduction |
| 标准包装： | 1 |
| 系列： | QTouch™ |
| 传感器类型： | 触摸，电容式 |
| 传感范围： | 1 个转子，1 个滑块，以及 2 个按钮/键 |
| 接口： | 应用程序编程接口（API） |
| 电源电压： | 1.8 V ~ 5.5 V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 模块 |
| 已用 IC / 零件： | ATmega88 |
| 产品目录页面： | 2822 (CN2011-ZH PDF) |
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2545T–AVR–05/11
ATmega48/88/168
17. Timer/Counter0 and Timer/Counter1 prescalers
108 share the same prescaler module, but the Timer/Counters can have different prescaler set-
tings. The description below applies to both Timer/Counter1 and Timer/Counter0.
17.0.1
Internal clock source
The Timer/Counter can be clocked directly by the system clock (by setting the CSn2:0 = 1). This
provides the fastest operation, with a maximum Timer/Counter clock frequency equal to system
clock frequency (f
CLK_I/O). Alternatively, one of four taps from the prescaler can be used as a
clock source. The prescaled clock has a frequency of either f
CLK_I/O/8, fCLK_I/O/64, fCLK_I/O/256, or
f
CLK_I/O/1024.
17.0.2
Prescaler reset
The prescaler is free running, that is, operates independently of the Clock Select logic of the
Timer/Counter, and it is shared by Timer/Counter1 and Timer/Counter0. Since the prescaler is
not affected by the Timer/Counter’s clock select, the state of the prescaler will have implications
for situations where a prescaled clock is used. One example of prescaling artifacts occurs when
the timer is enabled and clocked by the prescaler (6 > CSn2:0 > 1). The number of system clock
cycles from when the timer is enabled to the first count occurs can be from 1 to N+1 system
clock cycles, where N equals the prescaler divisor (8, 64, 256, or 1024).
It is possible to use the prescaler reset for synchronizing the Timer/Counter to program execu-
tion. However, care must be taken if the other Timer/Counter that shares the same prescaler
also uses prescaling. A prescaler reset will affect the prescaler period for all Timer/Counters it is
connected to.
17.0.3
External clock source
An external clock source applied to the T1/T0 pin can be used as Timer/Counter clock
(clk
T1/clkT0). The T1/T0 pin is sampled once every system clock cycle by the pin synchronization
logic. The synchronized (sampled) signal is then passed through the edge detector. Figure 17-1
shows a functional equivalent block diagram of the T1/T0 synchronization and edge detector
logic. The registers are clocked at the positive edge of the internal system clock (clk
I/O). The latch
is transparent in the high period of the internal system clock.
The edge detector generates one clk
T1/clkT0 pulse for each positive (CSn2:0 = 7) or negative
(CSn2:0 = 6) edge it detects.
Figure 17-1. T1/T0 pin sampling.
The synchronization and edge detector logic introduces a delay of 2.5 to 3.5 system clock cycles
from an edge has been applied to the T1/T0 pin to the counter is updated.
Tn_sync
(to clock
select logic)
Edge detector
Synchronization
DQ
LE
DQ
Tn
clk
I/O
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参数描述 |
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