参数资料
| 型号： | ATF1502ASV-15JI44 |
| 厂商： | Atmel |
| 文件页数： | 25/25页 |
| 文件大小： | 0K |
| 描述： | IC CPLD EE HP 15NS 44-PLCC |
| 标准包装： | 27 |
| 系列： | ATF15xx |
| 可编程类型： | 系统内可编程（最少 10,000 次编程/擦除循环） |
| 最大延迟时间 tpd(1)： | 15.0ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 宏单元数： | 32 |
| 输入/输出数： | 32 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-LCC（J 形引线） |
| 供应商设备封装： | 44-PLCC |
| 包装： | 管件 |
9
1615J–PLD–01/06
ATF1502ASV
order to support boundary-scan testing as described in detail by IEEE Standard 1149.1. A typi-
cal BSC consists of three capture registers or scan registers and up to two update registers.
There are two types of BSCs, one for input or I/O pin, and one for the macrocells. The BSCs in
the device are chained together through the capture registers. Input to the capture register chain
is fed in from the TDI pin while the output is directed to the TDO pin. Capture registers are used
to capture active device data signals, to shift data in and out of the device and to load data into
the update registers. Control signals are generated internally by the JTAG TAP controller. The
BSC configuration for the input and I/O pins and macrocells is shown below.
7.2
BSC Configuration for Input and I/O Pins (Except JTAG TAP Pins)
Figure 7-1.
BSC Configuration for Input and I/O Pins (Except JTAG TAP Pins)
Note:
The ATF1502ASV has a pull-up option on TMS and TDI pins. This feature is selected as a design
option.
Dedicated
Input
To Internal
Logic
TDI
(From Next Register)
SHIFT
CLOCK
Capture
Registers
TDO
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| ATF1502ASV-20JC44 | 功能描述:CPLD - 复杂可编程逻辑器件 ASICS RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ATF1502ASV-20JI44 | 功能描述:CPLD - 复杂可编程逻辑器件 ASICS RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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