参数资料
| 型号： | ATMEGA8HVA-4TU |
| 厂商： | Atmel |
| 文件页数： | 189/196页 |
| 文件大小： | 0K |
| 描述： | MCU AVR 8K FLASH 4MHZ 28-TSOP |
| 产品培训模块： | MCU Product Line Introduction megaAVR Introduction |
| 标准包装： | 234 |
| 系列： | AVR® ATmega |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 4MHz |
| 连通性： | SPI |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 7 |
| 程序存储器容量： | 8KB（4K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 512 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 9 V |
| 数据转换器： | A/D 5x12b |
| 振荡器型： | 外部 |
| 工作温度： | -20°C ~ 85°C |
| 封装/外壳： | 28-TSSOP（0.465"，11.8mm 宽） |
| 包装： | 托盘 |
| 配用： | ATSTK600-ND - DEV KIT FOR AVR/AVR32 ATSTK500-ND - PROGRAMMER AVR STARTER KIT |
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92
8024A–AVR–04/08
ATmega8HVA/16HVA
17.10.5
OCRnB – Timer/Counter n Output Compare Register B
The Output Compare Register B contains an 8-bit value that is continuously compared with the
counter value (TCNTnL in 8-bit mode and TCNTnH in 16-bit mode). A match can be used to
generate an Output Compare interrupt.
In 16-bit mode the OCRnB register contains the high byte of the 16-bit Output Compare Regis-
ter. To ensure that both the high and the low bytes are written simultaneously when the CPU
writes to these registers, the access is performed using an 8-bit temporary high byte register
(TEMP). This temporary register is shared by all the other 16-bit registers. See ”Accessing Reg-
Note that the OCRnB is not writable in Input Capture mode.
17.10.6
TIMSKn – Timer/Counter n Interrupt Mask Register
Bit 3 – ICIEn: Timer/Counter n Input Capture Interrupt Enable
When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally
enabled), the Timer/Counter n Input Capture interrupt is enabled. The corresponding Interrupt
Vector (See Section “12.” on page 52.) is executed when the ICFn flag, located in TIFRn, is set.
Bit 2 – OCIEnB: Timer/Counter n Output Compare Match B Interrupt Enable
When the OCIEnB bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if
a Compare Match in Timer/Counter occurs, i.e., when the OCFnB bit is set in the ”TIFRn –
Bit 1 – OCIEnA: Timer/Counter n Output Compare Match A Interrupt Enable
When the OCIEnA bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter n Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a Compare Match in Timer/Counter n occurs, i.e., when the OCFnA bit is set in the ”TIFRn –
Bit 0 – TOIEn: Timer/Counter n Overflow Interrupt Enable
When the TOIEn bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter n Overflow interrupt is enabled. The corresponding interrupt is executed if an
overflow in Timer/Counter n occurs, i.e., when the TOVn bit is set in the ”TIFRn – Timer/Counter
Bit
7
654
32
10
OCRnB[7:0]
OCRnB
Read/Write
R/W
Initial Value
0
Bit
76543210
----
ICIEn
OCIEnB
OCIEnA
TOIEn
TIMSKn
Read/Write
R
R/W
R
Initial Value
00000000
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PDF描述 |
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参数描述 |
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