- 您现在的位置：买卖IC网 > PDF目录295118 > AX125-1CS180 FPGA, 1344 CLBS, 82000 GATES, 763 MHz, PBGA180 PDF资料下载
参数资料
| 型号： | AX125-1CS180 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1344 CLBS, 82000 GATES, 763 MHz, PBGA180 |
| 封装： | 0.80 MM PITCH, CSP-180 |
| 文件页数： | 226/230页 |
| 文件大小： | 6485K |
| 代理商： | AX125-1CS180 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页当前第226页第227页第228页第229页第230页
Axcelerator Family FPGAs
v2.8
2-81
FIFO Flag Logic
The FIFO is user configurable into various DEPTHs and
WIDTHs. Figure 2-62 shows the FIFO address counter
details.
Bits 11 to 5 are active for all modes.
As the data word size is reduced, more least-
significant bits are added to the address.
As the number of cascaded blocks increases, the
number of significant bits in the address increases.
For example, if four blocks are cascaded as a 1kx16 FIFO
with each block having a 1kx4 aspect ratio, bits 11 to 2 of
the address will be used to specify locations within each
RAM block, whereas bits 13 and 12 will be used to specify
the RAM block.
The AFULL and AEMPTY flag threshold values are
programmable. The threshold values are AFVAL and
AEVAL, respectively. Although the trigger threshold for
each flag is defined with eight bits, the effective number
of threshold bits in the comparison depends on the
configuration. The effective number of threshold bits
corresponds to the range of active bits in the FIFO
address space (Table 2-93).
Note:
Inactive counter bits are set to zero.
Figure 2-62 FIFO Address Counters
Table 2-93 FIFO Flag Logic
Mode
Inactive AEVAL/AFVAL bits
Inactive DIFF bits (set to 0)
DIFF comparison to AFVAL/AEVAL
Non-cascade
[7:4]
[15:12]
DIFF[11:8] withAE/FVAL[3:0]
Cascade 2 blocks
[7:5]
[15:13]
DIFF[12:8] withAE/FVAL[4:0]
Cascade 4 blocks
[7:6]
[15:14]
DIFF[13:8] withAE/FVAL[5:0]
Cascade 8 blocks
[7]
[15]
DIFF[14:8] withAE/FVAL[6:0]
Cascade 16 blocks
None
DIFF[15:8] withAE/FVAL[7:0]
CNTR [12]
activate
FIFO Address Counters
>> REN [4:0], RAD [11:0]
>> WEN [4:0], WAD [11:0]
[12:W] [13:W]
[14:W]
[15:W]
128x36
1kx4
512x9
256x18
[11:5]
[11:4]
[11:3]
[11:2]
[11:1]
[11:0]
4kx1
2kx2
Variable Active Address Space
CNTR [15]
activate
CNTR [2]
activate
CNTR [3]
activate
CNTR [4]
activate
CNTR [11:5]
always active
CNTR [13]
activate
CNTR [14]
activate
CNTR [0]
activate
CNTR [1]
activate
Cas 16 blks
by 1
by 2
by 4
by 9
by 18
by 36
Cas 2 blks
Cas 4 blks
Cas 8 blks
Mode when
Active
Counter
Bits
R/W EN[3]
R/W ADD[0]
R/W ADD[1]
R/W ADD[2]
R/W ADD[3]
R/W ADD[7:5]
R/W ADD[11:8]
R/W EN[0]
R/W EN[1]
R/W EN[2]
R/W ADD[4]
FIFO Address
AEVAL/AFVAL[7]
not compared
AEVAL/AFVAL[3:0]
AEVAL/AFVAL[4]
AEVAL/AFVAL[5]
AEVAL/AFVAL[6]
CNTR [15:0]
Alignment of
Threshold bits
相关PDF资料 |
PDF描述 |
|---|---|
| AX125-1FG256I | FPGA, 1344 CLBS, 82000 GATES, 763 MHz, PBGA256 |
| AX125-1FG256 | FPGA, 1344 CLBS, 82000 GATES, 763 MHz, PBGA256 |
| AX125-1FG324I | FPGA, 1344 CLBS, 82000 GATES, 763 MHz, PBGA324 |
| AX125-1FG324 | FPGA, 1344 CLBS, 82000 GATES, 763 MHz, PBGA324 |
| AX125-2CS180I | FPGA, 1344 CLBS, 82000 GATES, 870 MHz, PBGA180 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AX125-1CS896 | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-1CS896B | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-1CS896I | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-1CS896M | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX125-1CS896PP | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Axcelerator Family FPGAs |
发布紧急采购，3分钟左右您将得到回复。