参数资料
| 型号： | BBT3420-SN |
| 厂商： | Intersil |
| 文件页数： | 26/38页 |
| 文件大小： | 0K |
| 描述： | TXRX QUAD MULTI-RATE 289-EBGA |
| 标准包装： | 84 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 4/4 |
| 规程： | XAUI，XGMII，MDC/MDIO |
| 电源电压： | 1.7 V ~ 1.9 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-BGA |
| 供应商设备封装： | 289-BGA（19x19） |
| 包装： | 托盘 |
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32
TABLE 6-12. SERIAL DIFFERENTIAL INPUT TIMING REQUIREMENTS (see Figure 6-12)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TDJ
Deterministic Jitter (Notes 1, 2)
0.7
UI
TJI
Total jitter tolerance
0.88
UI
NOTES:
1. Jitter specifications include all but 10-12 of the jitter population.
2. Near end driven by BBT3420 Tx.
TABLE 6-13. RESET AND DEVAD FROM MFD, MFC TIMING (see Figure 6-9)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TRESET
RSTN Active width
10
s
TRSTDVS
Setup from MFD, MFC to RSTN
2
s
TRSTDVH
Hold from RSTN to MFD, MFC
1
TREFCLK
TRSTMFV
Delay from RSTN to MFD/C Valid
2
TREFCLK
TABLE 6-14. MDIO INTERFACE TIMING (from IEEE802.3ae-2002) (see Figure 6-10)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TMDCD
BBT3420 MDIO out delay from MDC
0
300
ns
TMDS
Setup from MDIO in to MDC
10
ns
TRSTDVH
Hold from MDC to MDIO in
10
ns
TRSTMFV
Clock Period MDC (Note 1)
50
400
ns
MDC Clock HI or LO time (Note 1)
20
160
ns
NOTE:
1. The BBT3420 will accept a much higher MDC clock rate and shorter HI and LO times than the IEEE802.3ae specification (section 22.2.2.11)
requires. Such a faster clock may not be acceptable to other devices on the interface.
TABLE 6-15. RESET AND BISTEN TIMING (see Figure 6-11)
SYMBOL
PARAMETER
MIN
TYP
MAX
UNIT
TRESET
RSTN Active width
10
s
TRSTBIST
Delay from RSTN to BISTEN
2
TREFCLK
TBRST
BISTEN Inactive width
20
TREFCLK
TBRVD
Delay from BISTEN to valid ERR (MFA-D) Value
TREFCLK
BBT3420
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