参数资料
| 型号： | BBT3420-SN |
| 厂商： | Intersil |
| 文件页数： | 7/38页 |
| 文件大小： | 0K |
| 描述： | TXRX QUAD MULTI-RATE 289-EBGA |
| 标准包装： | 84 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 4/4 |
| 规程： | XAUI，XGMII，MDC/MDIO |
| 电源电压： | 1.7 V ~ 1.9 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-BGA |
| 供应商设备封装： | 289-BGA（19x19） |
| 包装： | 托盘 |
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15
TABLE 3-15. MISCELLANEOUS CONTROL REGISTER 1 (CLAUSE 22)
MII REGISTER 16, ADDRESS = 10’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15:8
Reserved
7:6
CDET[1:0]
Bit 7 controls positive comma detection,
Bit 6 controls negative comma detection
0’b=disable
1’b=enable
11’b
R/W
Comma Detect Select. These bits enable detection of
positive, negative, or both positive and negative
disparities of comma, or disable detection of either.
5:4
Reserved
3
TRANS_EN 1=enable
0=disable
0’b
R/W
Enables transceiver to translate an "IDLE" pattern in the
XGMII data (matching the value of register 1B’h) to and
from the XAUI IDLE /K/ comma character or /A/, /K/ & /R/
characters. Overridden by XAUI_EN; see Table 3-28
2:0
MF_CTRL
0 = BIST_ERR
1 = LOS
2 = Reserved
3 = RC[A:D]
4 = TXFIFO_ERR
5 = AFIFO_ERR
6 = EFIFO_ERR
00’b
R/W
Control the functions of multi-function pins MF[A-D].
RC[A:D] is recovered clock for each channel [A:D].
TABLE 3-16. MISCELLANEOUS CONTROL REGISTER 2 (CLAUSE 22)
MII REGISTER 17, ADDRESS = 11’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15
SHRT_BIST
1 = Short BIST Loop pattern
0 = Long BIST Loop pattern
0’b
R/W
Short is 13458 Byte pattern, Long is 223-1 Byte Pattern (plus
9 /K/ "Comma" bytes)
14:13
Reserved
12
BIST_EN
1 = enable BIST Pattern
0 = disable
0’b
R/W
Built In Self Test (BIST) may also be enabled by the BIST_EN
pin or via the JTAG system.
11:9
Reserved
8
IPON
1=enable
0=disable
1’b
R/W
Internal Parallel Output Enable
7Reserved
6
CODECENA 1=enable if CODE pin hi
0=disable
1’b
R/W
Internal 8b/10b Codec enable/disable
5
SC_TBC
1=source sync
0=source center
0’b
R/W
Timing of incoming Transmit Byte Clock (TBC) to transmit
data
4:0
Reserved
BBT3420
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