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参数资料
| 型号： | BR24T128FJ-WE2 |
| 厂商： | Rohm Semiconductor |
| 文件页数： | 3/22页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM I2C 128K 400KHZ 8-SOP |
| 标准包装： | 1 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 128K (16K x 8) |
| 速度： | 400kHz |
| 接口： | I²C，2 线串口 |
| 电源电压： | 1.7 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOP-J |
| 包装： | 标准包装 |
| 其它名称： | BR24T128FJ-WE2DKR |
BR24T □□□□ Series
● Action timing characteristics (Unless otherwise specified, Ta= － 40 ～ +85 ℃ , VCC=1.7 ～ 5.5V)
Technical Note
Parameter Symbol
Limits
Min. Typ. Max.
Unit
SCL frequency
Data clock “HIGH“ time
Data clock “LOW“ time
SDA, SCL rise time *1
SDA, SCL fall time *1
Start condition hold time
Start condition setup time
Input data hold time
Input data setup time
Output data delay time
Output data hold time
Stop condition setup time
Bus release time before transfer start
Internal write cycle time
Noise removal valid period (SDA, SCL terminal)
WP hold time
WP setup time
WP valid time
fSCL
tHIGH
tLOW
tR
tF
tHD:STA
tSU:STA
tHD:DAT
tSU:DAT
tPD
tDH
tSU:STO
tBUF
tWR
tI
tHD:WP
tSU:WP
tHIGH:WP
－
0.6
1.2
－
－
0.6
0.6
0
100
0.1
0.1
0.6
1.2
－
－
1.0
0.1
1.0
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
－
400
－
－
1.0
1.0
－
－
－
－
0.9
－
－
－
5
0.1
－
－
－
kHz
μs
μs
μs
μs
μs
μs
ns
ns
μs
μs
μs
μs
ms
μs
μs
μs
μs
*1 Not 100% TESTED.
Condition Input data level:VIL=0.2×Vcc VIH=0.8×Vcc
Input data timing refarence level: 0.3×Vcc/0.7×Vcc
Output data timing refarence level: 0.3×Vcc/0.7×Vcc
Rise/Fall time : ≦ 20ns
● Sync data input / output timing
tR
tF
tHIGH
SCL
30%
70% 70%
30%
70%
30%
70%
30%
70%
70%
70%
tSU:DAT
70%
tLOW
tHD:DAT
70%
D1
DATA(1)
D0
ACK
DATA(n)
ACK
70%
SDA
(input)
tBUF
tPD
30%
tDH
tWR
SDA
(output)
70%
30%
70%
30%
30%
30%
○ Input read at the rise edge of SCL
○ Data output in sync with the fall of SCL
tSU:WP
tHD:WP
STOP CONDITION
Fig.1-(a) Sync data input / output timing
Fig.1-(d) WP timing at write execution
70%
70%
70%
DATA(1)
DATA(n)
D1
D0
ACK
ACK
70%
tSU:STA
tHD:STA
tSU:STO
tHIGH:WP
tWR
70%
30%
30%
70%
70%
START CONDITION
Fig.1-(b) Start-stop bit timing
STOP CONDITION
Fig.1-(e) WP timing at write cancel
write data
D0
ACK
70%
tWR
70%
(n-th address)
STOP CONDITION
START CONDITION
Fig.1-(c) Write cycle timing
www.rohm.com
? 2011 ROHM Co., Ltd. All rights reserved.
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2011.03 - Rev.A
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