- 您现在的位置：买卖IC网 > PDF目录3820 > C8051F002R (Silicon Laboratories Inc)IC 8051 MCU 32K FLASH 32LQFP PDF资料下载
参数资料
| 型号： | C8051F002R |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 30/171页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 32K FLASH 32LQFP |
| 标准包装： | 1 |
| 系列： | C8051F00x |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | SMBus（2 线/I²C），SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，温度传感器，WDT |
| 输入/输出数： | 8 |
| 程序存储器容量： | 32KB（32K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 数据转换器： | A/D 4x12b; D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 32-LQFP |
| 包装： | 剪切带 (CT) |
| 其它名称： | 336-1002-1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页当前第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页
C8051F000/1/2/5/6/7
C8051F010/1/2/5/6/7
17.2.
Operation
Only a SPI master device can initiate a data transfer. The SPI is placed in master mode by setting the Master Enable
flag (MSTEN, SPI0CN.1). Writing a byte of data to the SPI data register (SPI0DAT) when in Master Mode starts a
data transfer. The SPI master immediately shifts out the data serially on the MOSI line while providing the serial
clock on SCK. The SPIF (SPI0CN.7) flag is set to logic 1 at the end of the transfer. If interrupts are enabled, an
interrupt request is generated when the SPIF flag is set. The SPI master can be configured to shift in/out from one
to eight bits in a transfer operation in order to accommodate slave devices with different word lengths. The SPIFRS
bits in the SPI Configuration Register (SPI0CFG.[2:0]) are used to select the number of bits to shift in/out in a
transfer operation.
While the SPI master transfers data to a slave on the MOSI line, the addressed SPI slave device simultaneously
transfers the contents of its shift register to the SPI master on the MISO line in a full-duplex operation. The data
byte received from the slave replaces the data in the master’s data register. Therefore, the SPIF flag serves as both a
transmit-complete and receive-data-ready flag. The data transfer in both directions is synchronized with the serial
clock generated by the master. Figure 17.3 illustrates the full-duplex operation of an SPI master and an addressed
slave.
Figure 17.3. Full Duplex Operation
Receive Buffer
0
1
2
3
4
5
6
7
SPI SHIFT REGISTER
SLAVE DEVICE
MOSI
MISO
NSS
Receive Buffer
0
1
2
3
4
5
6
7
SPI SHIFT REGISTER
MASTER DEVICE
MOSI
MISO
NSS
VDD
Baud Rate
Generator
SCK
Px.y
The SPI data register is double buffered on reads, but not on a write. If a write to SPI0DAT is attempted during a
data transfer, the WCOL flag (SPI0CN.6) will be set to logic 1 and the write is ignored. The current data transfer
will continue uninterrupted. A read of the SPI data register by the system controller actually reads the receive
buffer. If the receive buffer still holds unread data from a previous transfer when the last bit of the current transfer
is shifted into the SPI shift register, a receive overrun occurs and the RXOVRN flag (SPI0CN.4) is set to logic 1.
The new data is not transferred to the receive buffer, allowing the previously received data byte to be read. The data
byte causing the overrun is lost.
When the SPI is enabled and not configured as a master, it will operate as an SPI slave. Another SPI device acting
as a master will initiate a transfer by driving the NSS signal low. The master then shifts data out of the shift register
on the MOSI pin using the its serial clock. The SPIF flag is set to logic 1 at the end of a data transfer (when the
NSS signal goes high).
The slave can load its shift register for the next data transfer by writing to the SPI data
register. The slave must make the write to the data register at least one SPI serial clock cycle before the master
starts the next transmission. Otherwise, the byte of data already in the slave’s shift register will be transferred.
Multiple masters may reside on the same bus. A Mode Fault flag (MODF, SPI0CN.5) is set to logic 1 when the SPI
is configured as a master (MSTEN = 1) and its slave select signal NSS is pulled low. When the Mode Fault flag is
set, the MSTEN and SPIEN bits of the SPI control register are cleared by hardware, thereby placing the SPI module
125
Rev. 1.7
相关PDF资料 |
PDF描述 |
|---|---|
| PIC18F442-I/P | IC MCU FLASH 8KX16 EE A/D 40DIP |
| PIC32MX340F256H-80I/PT | IC PIC MCU FLASH 256K 64-TQFP |
| PIC16LF874A-I/PT | IC PIC MCU FLASH 4KX14 44TQFP |
| PIC24HJ128GP510-I/PT | IC PIC MCU FLASH 128KB 100TQFP |
| DSPIC33FJ128MC804-I/ML | IC DSPIC MCU/DSP 128K 44QFN |
相关代理商/技术参数 |
参数描述 |
|---|---|
| C8051F005 | 功能描述:8位微控制器 -MCU 32KB 12ADC RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F005/0046 | 制造商:Silicon Laboratories Inc 功能描述: |
| C8051F005DK | 功能描述:开发板和工具包 - 8051 MCU DEVELOPMENT KIT W/ US POWER SUPPLY RoHS:否 制造商:Silicon Labs 产品:Development Kits 工具用于评估:C8051F960, Si7005 核心: 接口类型:USB 工作电源电压: |
| C8051F005DK-A | 功能描述:DEV KIT FOR C8051F005/F006/F007 RoHS:否 类别:编程器，开发系统 >> 过时/停产零件编号 系列:- 标准包装:1 系列:- 类型:MCU 适用于相关产品:Freescale MC68HC908LJ/LK（80-QFP ZIF 插口） 所含物品:面板、缆线、软件、数据表和用户手册 其它名称:520-1035 |
| C8051F005DK-B | 功能描述:DEV KIT FOR C8051F005/F006/F007 RoHS:否 类别:编程器，开发系统 >> 过时/停产零件编号 系列:- 标准包装:1 系列:- 类型:MCU 适用于相关产品:Freescale MC68HC908LJ/LK（80-QFP ZIF 插口） 所含物品:面板、缆线、软件、数据表和用户手册 其它名称:520-1035 |
发布紧急采购，3分钟左右您将得到回复。